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在曾經(jīng)經(jīng)歷過在過去的好日子里，時鐘信號看起來像方波，并且電壓擺幅為 5V or 3.3V，但是使用 7nm 技術(shù)，時鐘信號現(xiàn)在看起來更像鋸齒信號，實(shí)際上在芯片的核心內(nèi)部可能無法達(dá)到 0.65V 的完整 Vdd 值。接下來我將介紹一些半導(dǎo)體市場趨勢，然后介紹分析 7nm 和更小工藝節(jié)點(diǎn)的高性能時鐘的挑戰(zhàn)。

市場走向

臺積電、三星和英特爾等代工廠正在為從事各種 SoC 設(shè)備的設(shè)計人員提供 7nm及更小的節(jié)點(diǎn)技術(shù)，這些設(shè)備用于：人工智能、機(jī)器人、自動駕駛汽車、航空電子設(shè)備、醫(yī)療電子、數(shù)據(jù)中心、5G 網(wǎng)絡(luò)和移動設(shè)備。這些設(shè)計需要數(shù)十億晶體管范圍內(nèi)的高集成度，以及在電池或嚴(yán)格的功率預(yù)算內(nèi)運(yùn)行的低功率。

7nm 設(shè)計挑戰(zhàn)

高級節(jié)點(diǎn)存在許多設(shè)計挑戰(zhàn)，例如：

• 晶體管老化效應(yīng)

• 更高的設(shè)計成本，每個7納米設(shè)計的成本在1.2-4.2億美元之間

• 使用較低的 Vdd 水平降低了設(shè)計裕度

• 功耗隨時鐘頻率上升

• 工藝變化的影響

• 更大的延遲變化

• 互連 RC 變化增加

• 更高電阻的互連導(dǎo)致信號失真

• 更快的晶體管開關(guān)時間帶來更大的功率瞬變

• 更多具有多電壓電源域的時鐘

• 與開關(guān)相關(guān)的功率密度和芯片溫度增加

• DRC 規(guī)則組復(fù)雜性顯著增加

老化效應(yīng)

隨著晶體管器件的開啟和關(guān)閉，有兩個主要的物理效應(yīng)會影響可靠性：

• 負(fù)偏壓溫度不穩(wěn)定性 ( NBTI )

• 熱載體注入 (HCI)

電路設(shè)計人員了解到，這些老化效應(yīng)會改變器件的 Vt，進(jìn)而減慢時鐘信號的上升和下降時間。隨著時間的推移，這些老化效應(yīng)會扭曲時鐘的占空比，實(shí)際上會導(dǎo)致時鐘電路出現(xiàn)故障。下面顯示的是兩個圖表，其中時鐘插入延遲和占空比最終因老化效應(yīng)而失敗。時鐘抖動和軌到軌(R2R) 違規(guī)的增加也表現(xiàn)為老化效應(yīng)。

老化時鐘

靜態(tài)時序分析 (STA) 

多年來，EDA用戶一直依賴于STA工具，然而這些工具對老化效應(yīng)做了簡化的假設(shè)，通過應(yīng)用覆蓋式定時降額，而不是根據(jù)實(shí)際的開關(guān)活動應(yīng)用老化。在長信號網(wǎng)絡(luò)中，由于電阻屏蔽，STA中的互連延遲模型會忽略占空比畸變誤差。STA工具也不能直接捕捉軌到軌故障，盡管它可以測量插入延遲和切換速率。抖動不是作為 STA 工具的一部分進(jìn)行模擬的，因此設(shè)計人員不知道哪些區(qū)域需要修復(fù)的噪聲最高。

克服分析限制

理想的時鐘分析方法將提供整個時鐘域的SPICE級精度，即使有數(shù)百萬個器件。它將允許工程師測量整個時鐘路徑上每個節(jié)點(diǎn)的R2R和抖動，包括有無老化。多個時鐘可以在許多工藝角和Vdd組合中進(jìn)行分析，在當(dāng)前EDA工具流程中工作，并在一夜之間產(chǎn)生結(jié)果。

Infinisim 方法

Infinisim 是一家專注于時鐘分析的 EDA 供應(yīng)商，他們的工具稱為ClockEdge。以下是他們工具中時鐘域上升擺率和時鐘域老化插入延遲的兩個分析示例：

Infinisim 的 EDA開發(fā)人員想出了如何模擬整個時鐘域，產(chǎn)生具有 SPICE 精度的完整模擬結(jié)果，允許 SoC 團(tuán)隊在老化時實(shí)際測量時鐘占空比，或測量 R2R，甚至測量噪聲引起的抖動。ClockEdge 工具甚至以分布式方式跨多個服務(wù)器運(yùn)行，以便在較快地產(chǎn)生結(jié)果。

時鐘占空比退化

軌到軌故障檢測

老化效應(yīng)

抖動

ClockEdge 確實(shí)是 STA 的補(bǔ)充， ClockEdge 將成為您的時鐘簽核工具。所有設(shè)備老化模型均由您的代工廠提供。作為 ClockEdge 性能的一個例子，它運(yùn)行在一個有 450 萬個門、包含數(shù)十億個晶體管的時鐘電路上；跟蹤需要 4.5 小時，仿真總共需要 12 小時，在 250 個 CPU 上運(yùn)行。

總結(jié)

設(shè)計 7nm 和更小工藝節(jié)點(diǎn)的 SoC 是一項艱巨的任務(wù)，需要專業(yè)的時鐘分析知識以確保首次通過硅片成功。

原文

https://semiwiki.com/eda/317962-analyzing-clocks-at-7nm-and-smaller-nodes/