據Sam Zeloof介紹，為了打造自己的芯片工廠，自 2016 年 10 月以來，就一直在積累相關設備。2017年家庭芯片工廠初步建成。
隨后Sam Zeloof開始了集成電路的設計與制造研究，先從FET器件做起，然后在2018年高三器件做出了第一個第一個自制集成電路—Z1放大器。Z1 有 6 個晶體管，是開發所有工藝和設備的絕佳測試芯片。
一些更多的認識與改進。在此基礎上，Sam 做出了Z2芯片，該芯片 有 100 個晶體管，采用 10µm多晶硅柵極工藝——與英特爾的第一款處理器技術相同。Sam介紹，該芯片是一個簡單的 10×10 晶體管陣列，用于測試、表征和調整過程，但這是向更先進的 DIY 計算機芯片邁出的一大步。Intel 4004 有 2,200 個晶體管，Sam表示已經在同一塊硅片上制造出 1,200 個晶體管。
在作者的博客上（http://sam.zeloof.xyz)詳細介紹了家庭芯片工廠諸多細節，以及各款芯片的設計制造過程。
今天，我們為大家分享一下作者在2018年高三期間設計和制作第一款集成電路的詳細過程及方法。
前言
我很高興地宣布第一個自制集成電路的細節，并分享這個項目在過去一年里帶給我的旅程。我希望我的成功能激勵他人并幫助開啟家用芯片制造的革命。當我開始這個項目時，我不知道自己進入了什么領域，但最終我在物理、化學、光學、電子學和許多其他領域學到的東西比我想象的要多。
我展示了第一個自制的（光刻制造的）集成電路——“Z1”PMOS 雙差分放大器芯片。我說“光刻制造”是因為 JeriEllsworth 制造了第一個晶體管和邏輯門（用導電環氧樹脂精心手工接線）并向世界展示了這是可能的。受到她工作的啟發，我展示了由可擴展的行業標準光刻工藝制成的 IC。不用說，這是我之前復制 Jeri 的 FET 制造工作的邏輯升級。
我介紹的第一個自制（光刻制造的）集成電路是"Z1"PMOS雙差分放大器芯片。在此之前Jeri Ellsworth自制過晶體管和邏輯門，門（用導電環氧樹脂精心手工布線），并向世界展示了這是可能的。受她工作的啟發，我展示了由可擴展的、符合工業標準的光刻工藝制造的集成電路。
設計
我設計Z1放大器是為了尋找一個簡單的芯片來測試和調整我的工藝。在MagicVLSI中完成了4個掩模的PMOS工藝（有源/摻雜區、柵極氧化物、接觸窗口和頂部金屬）的布局。就避免離子污染而言，PMOS 比 NMOS 更具優勢，這使其能夠在車庫中制造。掩模被設計成16:9的長寬比，便于投影光刻。
最初的芯片柵極尺寸約為 175μm（目前FET 柵極長度（特征尺寸）已減小到 <5μm，（1975 技術水平），從而提高了器件性能。），每個放大器部分（中間和右側）包含 3 個晶體管（2 個用于長尾差分對，一個用作電流源/負載電阻器），這意味著 IC 上總共有 6 個 FET。IC 的左側部分包含電阻器、電容器、二極管和其他用于表征制造過程的測試功能。差分對的每個節點都連接到引線框架上的一個單獨引腳，因此可以對其進行分析，并可以根據需要添加外部偏置。
功能圖
制造
制造這種芯片需要66個獨立的制造步驟，整個過程大約需要12個小時。制程良率可高達80%。
家用芯片制造化學工作臺如下圖所示，基本上包括制造 IC 所需的一切，除了真空室和光刻設備。
用Epilog光纖激光器將體電阻率為1到10Ω-cm（厚度為325µm時為30.8到308Ω/sq）的硅片劃成5.08x 3.175mm的裸片（約16mm^2的面積）。在激光刻劃之前，可以在晶片上旋涂溶于水或光刻膠中的聚乙烯醇，以“捕捉”激光燒蝕碎片，然后在加工前將薄膜在溶劑中去除。選擇此芯片尺寸以適合京瓷 24 針 DIP 載體。
原生氧化物被快速稀釋的HF浸泡剝離，然后在Piranha溶液（H2SO4：H2O2）、RCA1（H2O：NH3：H2O2）、RCA2（H2O：HCL：H2O2）中廣泛清洗，然后再進行一次稀釋的HF浸泡。這些清洗浸漬大多為10分鐘，可以通過提高到~40ºC來促進。
在水蒸氣環境中（濕式氧化），現場的氧化物被熱增長到5000-8000Å的厚度。人們可以考慮在此步驟中把去離子水與百分之幾的鹽酸混合。氯化物原子有助于獲取和固定離子污染物，據說還能使生長率提高5-7%。再加上我正在制造PMOS器件而不是NMOS，這些都給污染控制帶來了巨大的優勢，并允許在車庫里制造出性能良好的器件。
氧化后的晶圓已準備好用于有源/摻雜（P 型）區域的圖案化。正性光刻膠（用于 SiO2 圖案化的AZ MiR 701和 用于鋁層的AZ 4210）以大約 3000rpm 的速度旋轉，產生約1.5μm 的 AZ MiR 701 或 3.5μm 的 AZ 4210 薄膜，該薄膜在熱板上在 90C 下軟烘烤.
光刻工藝細節
有源區掩模用我的Mark IV 無掩模光刻步進機在 365nm UV 下曝光， 圖案在 TMAH 或 KOH 溶液中顯影，具體取決于抗蝕劑。
在接下來的HF蝕刻步驟中，將蝕刻圖案轉移到氧化層，并為摻雜打開裸硅表面的窗口，然后將抗蝕圖案烤硬，并使用一些其他技巧來確保良好的抗蝕附著力和化學穩定性。這些區域后來成為fet的源/漏。
然后通過固體或液體源進行摻雜。固體源是氮化硼圓盤，放置在管式爐中距離晶片附近 (<2mm)。或者，旋涂液體源可以由磷酸或硼酸在水或溶劑中制備，并在標準的預沉積/HF 浸漬/推進/脫釉工藝中進行摻雜。我在亞馬遜上獲得了純磷酸，從蟑螂和螞蟻藥那里獲得了硼酸。由于這里 PMOS 的起始晶片是 N 型，我正在為源極/漏極區進行硼的P 擴散，并針對 100 到 250 Ω/sq 的擴散區中的薄層電阻。
然后對柵氧化層和接觸層重復上述構圖步驟兩次。柵極氧化物必須比場氧化物薄得多（<~750Å），因此源極/漏極之間的區域被蝕刻掉，并且在那里生長更薄的氧化物。然后，由于整個晶片在摻雜步驟中已被氧化，因此必須蝕刻金屬層的接觸窗以與源/漏摻雜區連接。
現在，所有晶體管都已形成并準備好互連并斷開到引線框架。一層鋁（400-500nm）被濺射或熱蒸發到晶片上。另一種方法是使用剝離工藝，其中首先圖案化光刻膠，然后沉積金屬。為了支持引線鍵合，該金屬層做得更厚（對于 Au 線楔鍵合大約為 2.5µm。）對于熱蒸發膜，這些膜的測量體電阻率約為 5.4e-6 Ω-cm，是理想值 2.7e- 的兩倍在 20ºC 時，Al為 6 Ω-cm。在真空沉積過程中將氧氣和其他氣體摻入鋁膜可能是造成這種差異的原因。
然后用光刻法對金屬層進行圖案化，并在熱磷酸 (50ºC) 中蝕刻，以產生完整的 IC。測試前的最后一步是目視檢查和對鋁進行高溫退火以創建歐姆連接。
2018年時我還沒有焊線機，所以當時我的測試僅限于用鋒利的鑷子手動探測晶圓或使用倒裝芯片板（難以對齊）將其連接到曲線跟蹤器。還對差分放大器進行了經驗在線測試以驗證操作。
二極管IV曲線
PMOS Id / Vds 曲線
正如您在上面的 PMOS FET Id 與 Vds 曲線中所見，芯片之間存在大量差異，同一天制造的器件可能具有截然不同的特性。以-1V Vgs 增量進行 5 條跡線需要大約 -8V 的體/襯底偏置來克服固定電荷（柵極下捕獲的正雜質離子）和柵極區域中的晶格缺陷，并產生預期的圖形。
該芯片還可以連接為 3 級環形振蕩器，這是對新 IC 制造工藝的經典測試：
顯示 3 個階段的自然頻率約為 5kHz，主要受到光刻對準限制導致的柵極到源極電容過多的限制。
鋁/硅結的電氣特性也得到了表征，并顯示了預期的結果。我們可以在鋁和硅之間建立三個這樣的基本接觸。鋁相對于硅來說是P型的，所以只要鋁與輕度摻雜的N硅接觸就會形成肖特基二極管。有時我的器件顯示出隧道特性，而不是預期的二極管，因此我推斷，如果同一器件在高溫（>1000ºC）下處理較長時間，由于N型摻雜物在SiO2中的溶解度增加，硅表面的氧化程度增加，導致晶圓表面的磷"堆積"。這在表面形成了一個"N+"區域，較高的摻雜物濃度產生了一個不斷減少的耗竭層，這與一個小的勢能障礙有關（電子可以很容易地穿過它），解釋了對稱的IV曲線。
此外，可以破壞性地測試柵極氧化物介電擊穿電壓。對于高質量的SiO2，這應該略高于 1V/nm，并且很容易通過從 0V 掃描 Vgs 并注意大電流流過時進行測試（在正常操作中，柵極是絕緣的，應該沒有電流流過）。
該圖顯示了 25nm 厚的柵極器件在 21.7V 時發生的柵極介電擊穿，表明良好的熱生長氧化物質量可以通過在具有較高氮含量的氣氛中生長來改善。
還可以演示開關和差分放大器特性。右側的軌跡顯示了配置為全差分放大器的芯片輸出，將 1kHz 和 50kHz 正弦波混合（相加/相減）在一起。
要測試的最后一個特性是低泄漏、完全絕緣的柵極，這是真正MOSFET 操作的主要要求之一。如您所見，我能夠為器件的柵極充電并通過我的指尖通過高阻抗連接將其打開，并且FET 的 1, 0 狀態由于電荷留在柵極上而“鎖定” FET 并且沒有消散路徑。
很久以前，一些放大器受到"爆米花 "或爆裂噪聲的困擾，人們認為這是由半導體內部缺陷的隨機事件引起的。這表現為輸出中巨大的階躍脈沖變化，由于材料純度和加工清潔度的提高，在現代集成電路中幾乎已經消除了。然而，我做的一些器件表現出大量的爆米花噪聲，如下圖視頻所示（差分對中的噪聲在范圍上被放大，零輸入產生數百毫伏的輸出）。關于這種類型的噪聲，我最喜歡的一句話是一位工程師在提到MAX9776時說的："你可以用青蛙腿和秒表來測量它。"我的顯然屬于這種類型...
