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GDDR7規范重磅發布！深度解讀

2024-03-10 11:12:32 EETOP

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JEDEC 上周二（3月5日））發布了 GDDR7 DRAM 的官方規范，這是顯卡和其他 GPU 驅動設備的長期內存標準的最新版本。最新一代 GDDR 帶來了內存容量和內存帶寬增益的組合，后者主要由內存總線上切換到 PAM3 信號驅動。最新的GDDR 標準還增加了每個 DRAM 芯片的通道數量，添加了新的接口訓練模式，并引入了片上 ECC 以保持內存的有效可靠性。

JEDEC 董事會主席 Mian Quddus 表示：“JESD239 GDDR7 標志著高速內存設計的重大進步。隨著向 PAM3 信號的轉變，內存行業有了一條新的途徑來擴展 GDDR 設備的性能并推動圖形和各種高性能應用的不斷發展。”

GDDR7 最大的技術變化是內存總線上的兩位不歸零 (NRZ) 編碼轉換為三位脈沖幅度調制 (PAM3) 編碼。這一變化允許 GDDR7 在兩個周期內傳輸 3 位數據，比在相同時鐘速度下運行的 GDDR6 多傳輸 50% 的數據。因此，GDDR7 可以支持更高的總體數據傳輸速率，這是使每一代 GDDR 連續比其前身更快的關鍵組件。

第一代 GDDR7 的數據傳輸速率預計約為 32 Gbps/pin，而內存制造商此前曾表示，最高可達 36 Gbps/pin。然而，GDDR7 標準本身為更高的數據傳輸速率（高達 48 Gbps/pin）留出了空間，JEDEC 甚至在其新聞稿中宣稱 GDDR7 內存芯片“每臺設備的速率高達 192 GB/s [32b @ 48Gbps]” 。值得注意的是，這比 PAM3 信號本身帶來的帶寬增長要高得多，這意味著GDDR7的設計中有多個級別的增強。

深入研究規范，JEDEC還再次將單個32位GDDR內存芯片細分為更多的通道。GDDR6提供了兩個16位通道，而GDDR7將其擴展到四個8位通道。從終端用戶的角度來看，這種區別有些武斷——它仍然是一個32位芯片，運行速度為32Gbps/pin——但它對芯片內部的工作方式有很大的影響。特別是JEDEC保留了GDDR5和GDDR6每通道256位預取，使GDDR7成為32n預取設計。

GDDR 通道架構

所有這些的最終影響是，通過將通道寬度減半但保持預取大小相同，JEDEC 有效地將 DRAM 單元每個周期預取的數據量增加了一倍。這是擴展 DRAM 內存帶寬的非常標準的技巧，本質上與 JEDEC 在 2018 年對 GDDR6 所做的事情相同。但它提醒我們，DRAM 單元的速度仍然非常慢（在數百兆赫的數量級上）并且速度并沒有變得更快。因此，提供更快內存總線的唯一方法是一次性獲取越來越多的數據。

每個內存芯片通道數量的變化也對多通道“clamshell”模式如何適用于更高容量的內存配置有輕微影響。雖然GDDR6在clamshell配置中從每個芯片訪問單個內存通道，但GDDR7將訪問兩個通道- JEDEC稱之為雙通道模式。具體來說，這種模式從每個芯片讀取通道A和C。它實際上與GDDR6的clamshell模式完全相同，這意味著盡管最新一代內存仍然支持clamshell配置，但除了不斷增加的內存芯片密度之外，沒有任何其他技巧可以用來提高內存容量。

在這方面，GDDR7 標準正式增加了對 64Gbit DRAM 設備的支持，是 GDDR6/GDDR6X 32Gbit 最大容量的兩倍。此外，還繼續支持非雙功率容量，允許使用 24Gbit 和 48Gbit 芯片。對更大內存芯片的支持進一步將理論上采用 384 位內存總線的高端顯卡的最大內存容量推高到 192GB 內存，在大型語言人工智能模型時代，這一發展無疑會受到數據中心運營商的歡迎。不過，盡管如此，我們仍然經常看到當今的存儲卡使用 16Gbit 內存芯片，盡管 GDDR6 支持 32Gbit 芯片。再加上三星和美光已經透露，它們的第一代 GDDR7 芯片也將分別以 16Gbit/24Gbit 為上限，可以肯定地說，64Gbit 芯片現在還很遙遠。

對于其最新一代的內存技術，JEDEC還包括一些新的GDDR內存可靠性功能。最值得注意的是，片上ECC功能，類似于我們在引入DDR5時所看到的。雖然我們還沒有從JEDEC那里得到官方評論，說明為什么他們現在選擇包括ECC支持，但考慮到DDR5的可靠性要求，它的包含并不奇怪。簡而言之，隨著存儲芯片密度的增加，越來越難以生產出沒有缺陷的“完美”芯片;因此，添加片上ECC使內存制造商能夠在面對不可避免的錯誤時保持其芯片的可靠運行。

在內部，GDDR7 規范要求每 256 位用戶數據至少 16 位奇偶校驗數據（6.25%），JEDEC 給出了 9 位單糾錯碼（SEC）和 7 位循環冗余校驗（CRC）的示例實現。總體而言，GDDR7 片上 ECC 應該能夠糾正 100% 的 1 位錯誤，并檢測 100% 的 2 位錯誤——在極少數 3 位錯誤的情況下，檢測率降至 99.3%。有關內存錯誤的信息也通過JEDEC所說的片上ECC透明協議提供給內存控制器。雖然在技術上與ECC本身是分開的，但GDDR7還引入了另一個內存可靠性功能，即命令地址與命令阻塞（CAPARBLK）的奇偶校驗，旨在提高命令地址總線的完整性。

此外，雖然加入片上 ECC 對消費類顯卡的影響不會超過對 DDR5 內存和消費類平臺的影響，但這對工作站和服務器顯卡意味著什么還有待觀察。工作站和服務器顯卡供應商在無保護內存上使用軟 ECC 已經有好幾代了；GDDR7 顯卡大概也會如此，但與 CPU 領域相比，軟 ECC 的常規使用會讓事情變得更加靈活。