世界上最先進的半導體研究機構 Imec 最近在比利時安特衛普舉行的未來峰會上分享了其亞1nm和晶體管路線圖。
該路線圖讓我們大致了解了到 2036 年Imec將在其實驗室與臺積電、英特爾、三星和 ASML 等行業巨頭合作研發的下一個主要工藝節點和晶體管架構的時間表。該路線圖包括突破性晶體管設計，從持續到 3nm 的標準 FinFET 晶體管發展到新的 Gate AllAround (GAA) 納米片和叉片設計，分別為 2nm 和 A7（7 埃），然后是突破性設計，如 CFET 和原子A5 和 A2 的通道。提醒一下，十埃等于 1nm，因此 Imec 的路線圖包含亞1nm工藝節點。
如果你不是半導體領域的，您以前可能沒有聽說過比利時校際微電子中心(imec)，但它與臺積電和 EUV 光刻機制造商 ASML 等知名公司并列為世界上最重要的半導體公司之一。雖然專注于半導體研究的imec并沒有大張旗鼓，但它是半導體行業的安靜基石，將英特爾、臺積電和三星等激烈的競爭對手與ASML和應用材料等芯片工具制造商聚集在一起。更不要說把同樣重要的半導體軟件設計公司(EDA)，比如Cadence和Synopsys，牽手在一個非競爭的環境中，這種合作使兩家公司能夠共同定義下一代工具和軟件，他們將用于設計和制造為世界提供動力的芯片。面對設計芯片和制造它們的工具的復雜性和成本急劇增加，標準化方法變得越來越重要。Imec 還與英特爾或臺積電等客戶合作，研發可用于最新處理器的新技術。該公司還因其與其長期合作伙伴 ASML 一起幫助開拓 EUV 技術而聞名。歸根結底，所有領先的芯片制造商都使用來自少數關鍵工具制造商的大部分相同設備，因此一定程度的標準化是必要的。然而，這需要在部署前十年開始研發工作，這意味著與 AMD、英特爾和英偉達等公司的近期產品路線圖相比，imec 的路線圖可以讓我們對半導體行業即將取得的進步有更長遠的了解。事實上，如果沒有 imec 提前數年開展的協作工作，其中許多產品甚至都不可能實現。讓我們仔細看看路線圖及其背后的一些互補技術。
定義問題
隨著節點的進步、成本的飆升以及對更多計算能力的需求，尤其是機器學習的非線性增長，該行業面臨著越來越多的挑戰。
Imec 完全相信摩爾定律在它制定 52 年后仍然有效，盡管我們認為這不適用于該定律的經濟部分，該部分還定義了隨著時間的推移降低每個晶體管的成本。事實上，如上所示，由于更復雜的設計規則和更長的設計周期，芯片設計成本正在飆升，從而導致每晶體管成本的增加。此外，單線程性能提升正在從 90 年代末和 2000 年代初的 50% 年增長的令人興奮的日子放緩到每年約 5%。但是，如果我們不考慮密度或經濟性，摩爾定律通常保持在每兩年晶體管數量翻一番的軌道上——蘋果的 M1 Ultra 擁有 1140 億個晶體管。為了應對單線程性能下降的趨勢，我們已經看到 GPU 等特定領域計算設備（專為一組狹窄任務設計的專用處理器）的興起。這些設備通常高度并行化，因此可以更快地提高功率/性能和面積效率。Imec 指出，雖然對更多計算能力的需求過去每兩年翻一番，基本上符合摩爾定律所提供的性能提升，但機器學習/人工智能所需的原始計算能力大約每六個月翻一番。這提出了一個令人煩惱的問題，因為即使晶體管數量持續翻倍也無法跟上步伐。Imec 認為，尺寸縮放（包括更好的密度和封裝技術）、新材料和設備架構以及系統技術協同優化 (SCTO) 的三管齊下的解決方案可以使行業保持在正軌上。
Imec 的晶體管和亞 1nm 工藝節點路線圖
第一步是啟用下一代設備。今天的第 4 代 EUV 光刻機的孔徑為 0.33，因此芯片制造商將不得不使用多重圖案技術（每層超過一次曝光）來創建 2nm 及以上的最小特征。由于晶圓必須為單層“印刷”兩次，因此出現缺陷的可能性更高。這將導致產量降低和周期（生產）時間延長，從而導致成本增加。下一代 High-NA 型號（第 5 代）的孔徑為 0.55。這種更高的精度將允許在單次曝光中創建更小的結構，從而降低設計復雜性并提高產量、周期時間（每小時 200 多片晶圓）和成本。Imec 和 ASML 預計這些工具將在 2026 年用于量產。第一個價值 4 億美元的高 NA 工具將于 2023 年上半年在 ASML 完成。Imec 將在 ASML 設施的測試實驗室運行，以加快芯片制造商對機器的訪問速度（ASML 通常將該設備運送到 imec 的晶圓廠）。
英特爾將成為第一家獲得高 NA EUV 設備Twinscan EXE:5200 的公司，該設備預計將于 2025 年正式交付。上述相冊中的第二張PPT顯示了新型晶體管的路線圖，這些晶體管將實現進一步的密度擴展，并希望一些性能改進，也是。Gate AllAround (GAA)/Nanosheet 晶體管于 2024 年首次亮相，采用 2nm 節點，取代了為當今前沿芯片供電的 FinFET。我們已經看到了幾家芯片制造商的公告，比如英特爾的四片 RibbonFET，它們采用了這種晶體管技術的不同變體。提醒一下，十埃 (A) 等于一 1nm。這意味著 A14 是 1.4nm，A10 是 1nm，我們將在 2030 年的時間框架內與 A7 一起進入亞 1nm 時代。然而，進程命名節點約定已變成更多的芯片標記營銷活動，而不是與任何類型的物理測量相關的指標。在現實世界中，有很多因素會影響工藝節點的經濟性和性能，例如晶體管密度、峰值性能、每瓦性能、不同類型的邏輯/電路、SRAM 密度等。在其圖表中，imec 使用金屬和多晶硅間距以及標準命名約定來提供一些其他重要指標。我們還可以在 ASML 的PPT中看到晶體管密度測量值（上一張專輯中倒數第二張）。 Imec 預計GAA/nanosheet 和 forksheet 晶體管（在最基本的層面上，GAA 的更密集版本）將持續通過 A7 節點。互補 FET (CFET) 晶體管將在 2032 年左右到達時進一步縮小尺寸，從而實現更密集的標準單元庫。最終，我們將看到具有原子通道的 CFET 版本，這將進一步提高性能和可擴展性。 正如您在最后兩張幻燈片（由 ASML 在活動中展示）中所見，標準 DUV 為我們帶來了 100 MTr/mm^2（每平方毫米兆晶體管，一種密度測量），而今天的 0.33NA 將推動行業發展至 ~500MTr/mm^2。即將推出的高 NA 機器將需要在 2nm 上將其提高到 ~1000 MTr/mm^2，并且可能通過多圖案化來超越。
Imec 的 BEOL 'Scaling Boosters' 路線圖
進一步提高晶體管密度和性能特性也將需要增強的后端 (BEOL) 工藝。BEOL 步驟側重于將晶體管連接在一起，以實現通信（信號）和電力傳輸。Imec 將這些二次密度提高技術稱為“縮放助推器”，因為它們有助于提高晶體管密度和性能，即使它們與晶體管的尺寸/位置沒有直接關系。背面配電是將功率帶入芯片背面的一項關鍵進步，英特爾已經宣布了自己的這種技術版本，稱為 PowerVIA。這種技術通過晶體管的背面將晶體管的所有功率直接路由到晶體管，將功率分配到晶體管的背面，而數據傳輸互連保持在另一側的傳統位置。分離電源電路和數據承載互連改善了電壓下降特性，允許更快的晶體管開關，同時在芯片頂部實現更密集的信號路由。信號傳輸也受益，因為簡化的布線可實現更快的導線，同時降低電阻和電容。Imec 堅信背面供電將延伸到所有領先的芯片，并且已經在這項技術上研究了五年，創造了自己獨特的專利背面供電技術。自然，熱量可能成為背面功率傳輸的一個問題，因為晶體管將在通常散熱的硅一側放置金屬層。盡管如此，imec 告訴我們，使用的金屬（目前是銅）足以散熱以減少影響。但是，需要進行一些設計考慮以適應這種技術。 路線圖的進一步改進包括用于互連的直接金屬蝕刻技術，以及具有氣隙的自對準通孔。互連，即實現電力傳輸和通信的細線，已成為擴展的最大障礙之一。隨著時間的推移，這個問題變得越來越明顯——這些導線的寬度只需幾個原子厚。Imec 還在研究替代銅的新金屬，其中石墨烯是候選金屬。Imec 還在研究系統技術協同優化 (SCTO) 技術，例如 3D 互連和 2.5D 小芯片實現。缺乏用于 3D 芯片設計的電子設計自動化 (EDA) 軟件是阻礙更廣泛行業采用的主要障礙。Imec 正在與 Cadence 合作，以啟用可簡化 3D 設計過程的高級軟件。 延伸到 2030 年以后更廣闊的視野，我們看到 imec 設想新材料將取代硅和 2D 原子通道的出現。Imec 還認為，隨著行業無情地轉向量子計算，基于磁性的門可能會成為一種替代方案。 https://www.tomshardware.com/news/imecs-sub-1nm-process-node-and-transistor-roadmap-until-2036-from-nanometers-to-the-angstrom-era
