5.0剛推出，PCIe 6.0又要來(lái)了：PAM4取代NRZ，引入前向糾錯(cuò)，速率再翻倍！
2019-06-19 12:59:28 EETOP與之前的PCIe迭代一樣，PCIe6.0的更新動(dòng)力很簡(jiǎn)單：硬件供應(yīng)商總是需要更多的帶寬，而PCI-SIG希望通過(guò)及時(shí)增加帶寬來(lái)保持領(lǐng)先地位。
此外，在過(guò)去幾年里，它們的努力也變得越來(lái)越重要，因?yàn)槠渌饕幕ミB標(biāo)準(zhǔn)也在PCIe的基礎(chǔ)上建立起來(lái)。CCIX、Intel的CXL和其他接口都擴(kuò)展了PCIe，并將從PCIe的改進(jìn)中受益。因此，PCIe速度提升是構(gòu)建速度更快（和更多互連）系統(tǒng)的核心。
反過(guò)來(lái)，PCIe 6.0很容易成為自PCIe 3.0近十年前PCIe標(biāo)準(zhǔn)以來(lái)最重要/最具突破性的更新。可以肯定的是，PCIe6.0仍然向后兼容之前的5個(gè)版本。但是由于PCIe 4.0和5.0已經(jīng)導(dǎo)致非常嚴(yán)格的信號(hào)要求導(dǎo)致了更短的走線長(zhǎng)度限制，簡(jiǎn)單地再次將傳輸速率加倍并不一定是最好的方法。相反，PCI-SIG將完全顛覆信號(hào)技術(shù)，從一開(kāi)始就使用的非歸零（NRZ）技術(shù)轉(zhuǎn)向脈沖幅度調(diào)制4（PAM4）。
PAM4使用4個(gè)信號(hào)電平，而不是傳統(tǒng)的0/1高/低信號(hào)，因此信號(hào)可以編碼四種可能的兩位模式：00/01/10/11。這使得PAM4可以攜帶兩倍于NRZ的數(shù)據(jù)，而不必將傳輸帶寬加倍，對(duì)于PCIe 6.0而言，這將導(dǎo)致頻率約為30GHz。
PAM4本身并不是一項(xiàng)新技術(shù)，但到目前為止，它一直用于超高端網(wǎng)絡(luò)標(biāo)準(zhǔn)的領(lǐng)域，如200G以太網(wǎng)，其中可用于更多物理信道的空間量更加有限。因此，業(yè)界已經(jīng)擁有多年使用信號(hào)標(biāo)準(zhǔn)的經(jīng)驗(yàn)，并且隨著自身帶寬需求的不斷增長(zhǎng)，PCI-SIG決定將其引入以下一代PCIe。
使用PAM4的權(quán)衡當(dāng)然是成本。即使具有更高的每Hz帶寬，PAM4目前在從PHY到物理層的幾乎每個(gè)級(jí)別實(shí)施的成本也更高。這就是為什么它沒(méi)有風(fēng)靡世界，為什么NRZ繼續(xù)在其他地方使用。
同時(shí)，由于額外的信號(hào)狀態(tài)，PAM4信號(hào)本身比NRZ信號(hào)更脆弱。這意味著，在PCIe的歷史上，除了PAM4之外，標(biāo)準(zhǔn)還首次引入前向糾錯(cuò)(FEC)。前向糾錯(cuò)是一種通過(guò)提供恒定的糾錯(cuò)數(shù)據(jù)流來(lái)糾正鏈路中的信號(hào)錯(cuò)誤的方法，并且它已經(jīng)普遍用于數(shù)據(jù)完整性至關(guān)重要且沒(méi)有時(shí)間進(jìn)行重傳的情況下（例如作為DisplayPort1.4 w / DSC）。雖然到目前為止還沒(méi)有必要使用FEC，但PAM4的脆弱性將改變這一點(diǎn)。包含F(xiàn)EC不應(yīng)該對(duì)最終用戶(hù)產(chǎn)生明顯的影響，但對(duì)于PCI-SIG來(lái)說(shuō)，這是另一個(gè)需要應(yīng)對(duì)的設(shè)計(jì)要求。特別是，需要保證FEC實(shí)現(xiàn)是低延遲的。
因此，切換到PAM4的結(jié)果是，在不增加頻率的情況下增加傳輸?shù)臄?shù)據(jù)量，不會(huì)提高信號(hào)損耗要求。PCIe6.0將與PCIe 5.0具有相同的36dB損耗，這意味著雖然該標(biāo)準(zhǔn)沒(méi)有正式定義走線長(zhǎng)度，但是PCIe6.0鏈接應(yīng)該能夠達(dá)到PCIe5.0走線的長(zhǎng)度。
然而，即使進(jìn)行了這些更改，如前所述，PCIe6.0完全向后兼容早期標(biāo)準(zhǔn)，這將適用于主機(jī)和外圍設(shè)備。這意味著在某種程度上，芯片設(shè)計(jì)人員基本上將實(shí)施兩次PCIe：一次用于NRZ，另一次用于PAM4，這將在物理層（PHY）處理。
從實(shí)際的角度來(lái)看，PCIe6.0將能夠達(dá)到每個(gè)x1插槽8GB /秒，及x16 128GB/秒的速度。
PCI-SIG為這個(gè)標(biāo)準(zhǔn)設(shè)定了一個(gè)相當(dāng)激進(jìn)的時(shí)間表：希望在兩年后的2021年完成標(biāo)準(zhǔn)。這意味著PCI-SIG將在五年內(nèi)將PCIe的帶寬提高八倍，從2016年的PCIe 3.0和8 GT /sec速率提升到2017年的4.0和16 GT /sec，5.0和32 2019年的GT /秒，最后是2021年的6.0和64 GT /秒。這大約是從PCIe 1.0到4.0的類(lèi)似增長(zhǎng)所花費(fèi)的時(shí)間的一半。
至于最終PCI 6.0的產(chǎn)品何時(shí)出現(xiàn)？我們看到PCIe 4.0和5.0的發(fā)布周期非常相似，因此PCIe 6.0可能會(huì)遵循同樣的腳步。4.0標(biāo)準(zhǔn)在2017年完成，時(shí)隔兩年在2019年終于有了4.0的硬件推出。5.0標(biāo)準(zhǔn)剛剛推出，英特爾已經(jīng)承諾在2021年推出支持PCIe 5.0的CPU。因此預(yù)計(jì)我們可能會(huì)在2023年看到PCIe 6.0硬件。
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