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IBIS
 

IBIS代表I/O緩沖器信息規(guī)范，創(chuàng)建于20世紀90年代初。那時，信號完整性問題剛剛開始受到關(guān)注，Quad Design公司制作了第一個成功商業(yè)化的信號完整性工具，包含專有模型和元器件庫。 1993年，Intel公司決定摒棄大量專有元器件庫的方式，邀請包括Cadence在內(nèi)的其它公司進行合作，共同制定通用標準。當時，Intel正嘗試為全新PCI標準制定驅(qū)動程序要求。此次合作結(jié)果為業(yè)內(nèi)奠定了最初標準——IBIS 1.1。該標準涵蓋了上拉和下拉晶體管及其轉(zhuǎn)換時間、鉗位二極管（用于壓制反射）以及封裝引腳模型（包括電感、電阻和電容）；無論有沒有驅(qū)動晶體管，輸入模型也將是相同的。IBIS 2.1版本在1994年成為ANSI / EIA標準，自此之后便進一步發(fā)展著。
 

均衡

上圖描述的即是均衡問題。 理想化的輸入比特流是一個完美的方波。 由于通道在不同頻率存在不同程度的衰減，到達接收器的信號則會非常失真。因此，輸入信號里的時鐘和數(shù)據(jù)就必須被重新恢復。
 

多種形式的均衡皆可用于應對通道中的信號損失。 在信號發(fā)送端，預加重或去加重可以補償通道損失。 例如，預加重通常會增強信號的高頻分量以彌補通道將會減弱大部分信號的事實。通道本身由封裝引腳和電路板走線組成，因而無法對其進行任何主動改變，而被動效應則需要建模。
 

在信號接收端，自動增益控制（AGC）首先將輸入信號提高到足以檢測到的強度，連續(xù)時間線性均衡（CLTE）再對符號間的干擾（在相鄰兩個位數(shù)據(jù)之間）進行消除。 而真正智能的技術(shù)（以及大部分區(qū)域和電源）則在于時鐘數(shù)據(jù)恢復（CDR），CDR從輸入的模擬信號中重新生成時鐘；以及判決反饋均衡（DFE），DFE使用FIR濾波器，并自適應調(diào)整抽頭系數(shù)。這一技術(shù)方法需要良好穩(wěn)定的信號，因此AGC和CTLE被放置在接收器的前端。

 

如上所示的眼圖，橫坐標為時間，縱坐標為信號電壓。 綠色高斯函數(shù)表示CDR導出時鐘轉(zhuǎn)換的位置，紅色高斯函數(shù)則表示1電壓和0電壓的分布狀況（二者單獨分布）。
 

只要重新恢復的時鐘的中點接近眼睛的中心，并且DFE使兩個紅色峰值保持分離又緊密相連的狀態(tài)——這意味著它能夠正確辨別出電壓值1和0之間的b0，圖示中間的眼睛就會打開。顯然，如果時鐘恢復漂移得太遠，或者0和1電壓過于接近——即使只是偶爾才會出現(xiàn)如此狀況——比特誤碼則會產(chǎn)生，而眼睛也將關(guān)閉（當數(shù)百萬信號重疊時）。
 

AMI
 

AMI，算法建模接口，是為實現(xiàn)更好地通道建模而在2007年對IBIS進行的擴展。 Cadence在推動AMI標準化流程方面處于領先地位。 AMI中的“算法”是指它是可執(zhí)行代碼（可以用任何語言編寫，C語言最為典型），并與傳統(tǒng)的IBIS電路級模型共同工作。 通過使用編譯代碼，而不是像IBIS這樣的文本文件，AMI允許用戶更深入地訪問片上技術(shù)而無須擔心泄露任何“秘密資料”。 由于通常發(fā)射端與接收端制造商并不相同，AMI可實現(xiàn)即插即用仿真。
 

不同于并行鏈路，高速串行鏈路不需要大量引腳并成為了數(shù)據(jù)進出芯片和存儲器的主要方式。然而，它卻需要大量的數(shù)據(jù)流量被進行仿真，這就是AMI所要解決的問題。而大量數(shù)據(jù)流量需要被仿真的原因有三：
 

1. 確保鏈路可靠地工作需要創(chuàng)建眼圖（如右圖所示）。 為了保證眼圖睜眼則需要仿真大量位數(shù)據(jù)，一方面確保信號總是遠低于或高于眼睛，另一方面則確保重新生成的時鐘精準到足以使中點位于眼睛的中心。
    

2. 串行鏈路的主要特點是誤碼率（BER），其在10-12或10-16的情況下可為1。 使用SPICE也許可以仿真幾百個位數(shù)據(jù)，但通常而言要獲得精確估計的BER則需要仿真一百萬個位數(shù)據(jù)。
    

3. 數(shù)千兆位SerDes使用自適應均衡，而不是“一勞永逸”的初次設置事后不管的均衡方式。 這就在均衡穩(wěn)定和鎖定之前需要大量的數(shù)據(jù)流量，而這一切發(fā)生在傳輸任何實際流量開始之前。 自適應均衡在每千個位數(shù)據(jù)左右進行一次調(diào)整：使時鐘再生從而保持眼睛居中，同時盡量將峰值分布在通過接收端的0和1上以使它們保持良好分離（并盡量保持較窄的分布距離，以避免信號有時會使眼睛縮小的情況）。
    

十年以來，數(shù)據(jù)速率已從2.5 Gbps提高到25 Gbps，并且將很快提高到120 Gbps。 隨著未來的設計水平不斷提高，400 Gbps甚至1 Tbps（1000 Gbps）的數(shù)據(jù)速率指日可待。 信號編碼已經(jīng)從單眼發(fā)展到多眼PAM4，這就對設計精度提出了更高的要求。
 

基本要求是需要用非常快速和精確的均衡模型來仿真非常大的比特流。 AMI可以完全滿足此項要求。
 

串行鏈路的信號完整性分析由三個階段組成：首先表征通道，然后執(zhí)行大比特流通道仿真，最后對輸出進行后處理以檢查睜眼情況和BER值。

 

表征通道由脈沖響應實現(xiàn)。 輸入一個階躍信號，并使用電路仿真器獲得階躍響應，進而推導出脈沖響應并捕獲驅(qū)動器和接收器之間的任何互連行為。
 

通過將脈沖響應與比特流卷積產(chǎn)生原始波形，實現(xiàn)通道仿真。 即使在進行復雜的自適應均衡時，數(shù)百萬個位數(shù)據(jù)的仿真也可以在幾分鐘內(nèi)完成。 上圖展示了這些部分的聯(lián)系性。

DDR5
 

在預計將于今年發(fā)布的DDR5標準中，DRAM將被指定涵蓋DFE（判決反饋均衡）能力。 而在實踐中，DFE建模就意味著創(chuàng)建和使用AMI模型。 實際上，近十年來用于分析串行鏈路的技術(shù)正在擴展應用到并行存儲器接口領域。
 

然而，SerDes和DRAM在本質(zhì)上存在著一些差異。 串行鏈路通常很長且有損耗，而DRAM則較短且損耗較少。 低損耗貌似值得稱贊，在某些方面它確實如此，但是反射會在低損耗鏈路中持續(xù)長時間的反彈，而在較長的串行鏈路中則由于高損耗而迅速衰減。 這就是DRAM需要使用DFE的原因：DFE會消除錯誤并解決反射問題。 SerDes中僅有一個發(fā)射器和一個接收器； 但是像PC和服務器這樣的系統(tǒng)通常在同一條總線上有多個DIMM，有時還會有未插入的插槽，以上這些都會使反射問題變得更加棘手。
 

雖然JEDEC尚未最終完成DDR5標準，但是不論是我們的知識產(chǎn)權(quán)設計團隊、DRAM供應商，還是我們在全力開發(fā)新一代信號完整性（SI）方案）的Sigrity產(chǎn)品線團隊，都不希望耗時在等待上。 開發(fā)進展刻不容緩，我們需要及時地做出必要的改變和調(diào)整，以在最終標準出臺時滿足用戶要求。
 

AMI Builder
 

AMI Builder的目標是使用戶能夠從已知、良好的AMI模塊庫中快速構(gòu)建符合IBIS的AMI模型，而不是從頭開始在空白文本編輯器上費力編寫容易出錯的代碼。 如果用戶不具備類似C語言的良好的軟件開發(fā)專業(yè)知識，那么應用難度無疑會陡然增加。
 

AMI Builder的基本方法是為發(fā)射器配置諸如FFE（前饋均衡）等構(gòu)件。然后向?qū)鲿钣脩魧?shù)進行設置，某些情況下也會對參數(shù)進行自動計算。 例如，上圖顯示的是為FFE設置參數(shù)，然后令其計算抽頭值。 圖表可以直接從向?qū)髦欣L制，而無需執(zhí)行仿真。
 

接收器路徑如上圖所示。AGC表示自動增益控制，CTE（或CTLE）是連續(xù)時間（線性）均衡器，DFE代表判決反饋均衡。 信號從通道左側(cè)進入，在右側(cè)則輸出數(shù)據(jù)和已恢復的時鐘。
 

一旦在向?qū)髦性O置好選項，模型就會立即被編譯成DLL并可進行仿真和測試。在測試過程中，模塊可以根據(jù)需要被啟用、禁用、編輯或刪除。該流程的一大優(yōu)勢是可以令用戶專注于架構(gòu)而無需費心編碼，同時為用戶提供輕松迅捷地按鈕式模型創(chuàng)建方式。
 

AMI建模和AMI Builder技術(shù)最初為SerDes應用程序開發(fā)，現(xiàn)已擴展到DDR應用領域。
 

針對DDR4的AMI

DDR4已經(jīng)帶來了一些新挑戰(zhàn)，特別是DQ掩膜一致性檢查。該功能可確保眼睛保持在掩膜之外，從而保證系統(tǒng)正常工作。 如上圖所示，掩膜是中間的矩形框，而信號則成功地圍繞其周，這意味著眼睛已睜開到足以符合標準的程度。
 

誤碼率（BER）分析也必不可少，因此我們需要通道仿真和浴盆曲線。 這里的浴盆曲線和與其同名的可靠性浴盆曲線毫無關(guān)系，后者用于在半導體使用壽命的開始和結(jié)束時顯示高故障率（即早期故障期和后期老化期）。信號完整性浴盆曲線是通過給輸入信號添加抖動和噪聲來得到的。上圖的中心窗格即顯示浴盆曲線。 其中有兩個浴盆，一個是使用抖動來獲得水平的（時間角度）浴盆，另一個則是使用噪聲來獲得垂直的（信號角度）浴盆。
 

由于需要的比特數(shù)量極大（數(shù)十萬甚至數(shù)百萬），使用IBIS-AMI模型估算是唯一真正可行的方法。 2017年夏季，Cadence為DDR4提供了第一款IBIS-AMI模型，并于2018年初在DesignCon上進行展示。
 

與串行鏈路相比，DDR的另一個變化是：由于它是一個并行接口，因而存在碼間干擾和同步開關(guān)噪聲，這些都需要在總線特性仿真中捕獲。
 

針對DDR5的AMI
 

首先請注意，JEDEC還沒有最終確定DDR5標準，因而任何改變都有可能發(fā)生。但是既然已經(jīng)臨近發(fā)布，那么關(guān)鍵問題如數(shù)據(jù)速率的改變幾率則非常之低。如下是相關(guān)描述：
 

• 基于掩膜的合規(guī)性檢查（應用于DDR4中，前文已做討論）將繼續(xù)進行

• 電源電壓將從DDR4的1.2V降至DDR5的1.1V

• 數(shù)據(jù)速率將高達6.4 Gbps

• 片上端接（上拉用于地址總線，而不僅僅局限于數(shù)據(jù)總線

• FFE、CTLE和DFE預計將在控制器端用于數(shù)據(jù)總線（有關(guān)均衡方法的更多詳細信息，請參閱：了解DDR技術(shù)之前需要知道什么是AMI與IBIS）

• 數(shù)據(jù)總線方面，DFE也將應用于內(nèi)存端
   

如此看來，通道仿真和AMI Builder將成為引領未來設計的關(guān)鍵所在，特別是對于需要首次創(chuàng)建AMI模型的新一代工程師而言。

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