DFT去哪兒-可測性設(shè)計技術(shù)的回顧與展望
2015-06-24 17:30:48 N摘要
1. 可測性設(shè)計(DFT)是適應(yīng)集成電路的發(fā)展的測試需求所出現(xiàn)的一種技術(shù)，主要任務(wù)是設(shè)計特定的測試電路，同時對被測試電路的結(jié)構(gòu)進(jìn)行調(diào)整。
2. 可測性設(shè)計技術(shù)源于武器裝備測試需求，在集成電路測試需求的推動下蓬勃發(fā)展起來。
3. 可測性設(shè)計的國際標(biāo)準(zhǔn)也由簡單系統(tǒng)到復(fù)雜系統(tǒng)，由數(shù)字到模擬，由低速到高速，不斷演進(jìn)，以應(yīng)對日益增長的測試需求。
4. 在未來的研究和工程領(lǐng)域，本人認(rèn)為研究的熱點將集中于-故障模型的研究，測試向量的壓縮處理技術(shù)與解壓縮技術(shù)，可測試性系統(tǒng)結(jié)構(gòu)的構(gòu)建，邊界掃描標(biāo)準(zhǔn)的工業(yè)化，高效的測試調(diào)度算法，低功耗BIST測試
DFT去哪兒-可測性設(shè)計技術(shù)的回顧與展望
什么是DFT?
可測性設(shè)計(DFT)是適應(yīng)集成電路的發(fā)展的測試需求所出現(xiàn)的一種技術(shù)，主要任務(wù)是設(shè)計特定的測試電路，同時對被測試電路的結(jié)構(gòu)進(jìn)行調(diào)整，提高電路的可測性，即可控制性和可觀察性。按測試結(jié)構(gòu)分，目前比較成熟的技術(shù)主要有掃描設(shè)計(ATPG)、內(nèi)建自測試(BIST)、邊界掃描設(shè)計(BSCAN)等。其中ATPG用于測試芯片的數(shù)字邏輯電路，BIST多用于測試芯片的片上內(nèi)存，BSCAN用于測試芯片的IO端口。
可測性設(shè)計技術(shù)源于武器裝備測試需求，在集成電路測試需求的推動下蓬勃發(fā)展起來。
隨著可測性技術(shù)的發(fā)展，相應(yīng)的國際標(biāo)準(zhǔn)也在制定和更新。為了統(tǒng)一各種可測性技術(shù)，盡可能使測試方法，結(jié)構(gòu)，接口和數(shù)據(jù)格式具備通用性和可復(fù)用性，工業(yè)界開發(fā)了一種更為簡單，標(biāo)準(zhǔn)化的可測性設(shè)計方法-也就是設(shè)計標(biāo)準(zhǔn)。1990年起，IEEE組織陸續(xù)推出了IEEE1149.1，IEEEE 1149.4，IEEE 1149.5，IEEE 1149.6，IEEE P1500， IEEE P1687(IJTAG)標(biāo)準(zhǔn)。可測性設(shè)計的國際標(biāo)準(zhǔn)由簡單系統(tǒng)到復(fù)雜系統(tǒng)，由數(shù)字到模擬，由低速到高速，不斷演進(jìn)，以應(yīng)對日益增長的測試需求。
雖然已經(jīng)有成熟的國際標(biāo)準(zhǔn)和和DFT技術(shù)，但是集成電路芯片的設(shè)計越來越復(fù)雜，集成度越來越高，工藝線寬越來越小。當(dāng)前SOC芯片的可測試性設(shè)計面臨的難題也越來越多。在此給出本人的一點愚見。
（1）深亞微米、納米工藝不斷涌現(xiàn)，半導(dǎo)體器件特征尺寸越來越小，不斷涌現(xiàn)出新的失效類型，串?dāng)_、電遷移和信號完整性問題更為突出；
(附注：串?dāng)_是兩條信號線之間的耦合，信號線之間的互感和互容引起線上的噪聲。容性耦合引發(fā)耦合電流，而感性耦合引發(fā)耦合電壓。PCB板層的參數(shù)、信號線間距、驅(qū)動端和接收端的電氣特性及線端接方式對串?dāng)_都有一定的影響。)
（2）隨著設(shè)計規(guī)模迅速提升，測試向量數(shù)目也隨之急劇增加，我們迫切需要有效的測試向量壓縮手段。采用什么樣的硬件電路能夠?qū)崿F(xiàn)所需要的解碼與編碼，使這個硬件電路門數(shù)最小，同時它對電路性能的負(fù)面影響最小。這個問題一直困擾著工業(yè)界和學(xué)術(shù)界；
（3）數(shù)/模混合系統(tǒng)的可測試性設(shè)計非常困難，往往需要采用一套復(fù)雜的DSP系統(tǒng)來實現(xiàn)，而且成本極高，速度太慢，造成極大的硬件開銷，因而不適合工業(yè)化測試；
（4）芯片的工作速度不斷提升，數(shù)字信號在高速的數(shù)字通道上會表現(xiàn)出復(fù)雜的模擬特性，因而對ATE提出了更高的要求，在許多情況下，我們還必須進(jìn)行實速測試；
（5）為了縮短芯片的測試時間，我們往往采用并行測試的方法，并行測試的基本問題是要對各個IP核進(jìn)行測試調(diào)度，以便在最短的時間內(nèi)完成測試。但是由于所考慮的問題具有復(fù)雜的數(shù)學(xué)模型，甚至有許多不確定的因素，造成并行測試的極端復(fù)雜。
（6）為了縮短上市時間和降低成本，集成電路的設(shè)計越來越多的采用基于IP的設(shè)計技術(shù)。但是，IP核提供商往往不愿意過多的透漏IP核的具體實現(xiàn)細(xì)節(jié)。在這些情況下，測試設(shè)計工作者往往沒有足夠的信息來設(shè)計高質(zhì)量的測試；
（7）集成電路在測試過程中的功耗會是正常工作狀態(tài)功耗的2倍甚至更大，在測試的過程中要避免因為過熱而燒壞芯片；
因此，在未來的研究和工程領(lǐng)域，本人認(rèn)為以下問題仍將是研究的熱點。
（1）故障模型的研究。隨著集成電路設(shè)計特征尺寸的逐漸縮小，就需要有更新的故障模型來模擬故障，需要采用新型的可測性設(shè)計手段；
（2）測試向量的壓縮處理技術(shù)與解壓縮技術(shù)，包括將這些技術(shù)用一個IP核-硬件電路來實現(xiàn)的方法；
（3）可測試性系統(tǒng)結(jié)構(gòu)的構(gòu)建。目前IEEE 1500標(biāo)準(zhǔn)依然在醞釀之中。該協(xié)議的相關(guān)問題，包括高效的TAM和Wrapper的設(shè)計仍然在繼續(xù)探討之中；
（4）邊界掃描標(biāo)準(zhǔn)的工業(yè)化問題。這里是指IEEE 1149.4和IEEE 1149.6,自從這兩個協(xié)議提出以來，它們的使用還僅僅局限于學(xué)術(shù)界的討論研究。即使世界上最先進(jìn)的EDA提供商目前也沒有在他們的工具中集成該項功能。另外如何開展它們，在實際工程中的應(yīng)用也將是一個研究熱點；
（5）芯片的復(fù)雜性、上市時間、量產(chǎn)時間等要求日趨苛刻，SOC芯片內(nèi)的嵌入式內(nèi)核數(shù)目與日俱增，如何更有效的并行測試這些內(nèi)核，我們需要更高效的測試調(diào)度算法。
（6）隨著測試結(jié)構(gòu)的復(fù)雜化，SOC芯片內(nèi)部布局布線將會非常麻煩，因此，如何實現(xiàn)高故障覆蓋率和低功耗BIST仍將是熱門研究方向；
那么對DFT技術(shù)的發(fā)展，Kevin He 在此拋磚引玉，請朋友們暢所欲言。
1 如何在可測性設(shè)計中實現(xiàn)低功耗測試？
2 如何在可測性設(shè)計中實現(xiàn)數(shù)模混合電路測試？
3 對高速和復(fù)雜SOC系統(tǒng)，我們?nèi)绾翁岣?a href="http://www.xebio.com.cn/measurement" target="_blank" class="keylink">測試覆蓋率？
4 在可測性設(shè)計中，我們?nèi)绾握{(diào)度實現(xiàn)并行測試，以減少測試時間？
關(guān)于DFT的技術(shù)實現(xiàn)和發(fā)展，我們可以參看《數(shù)字系統(tǒng)測試和可測試性設(shè)計》一書，書中有更為詳細(xì)和系統(tǒng)的介紹，該書近期將由機械工業(yè)出版社出版。
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