DFT去哪兒-可測性設計技術的回顧與展望
2015-06-24 17:30:48 N摘要
1. 可測性設計(DFT)是適應集成電路的發展的測試需求所出現的一種技術，主要任務是設計特定的測試電路，同時對被測試電路的結構進行調整。
2. 可測性設計技術源于武器裝備測試需求，在集成電路測試需求的推動下蓬勃發展起來。
3. 可測性設計的國際標準也由簡單系統到復雜系統，由數字到模擬，由低速到高速，不斷演進，以應對日益增長的測試需求。
4. 在未來的研究和工程領域，本人認為研究的熱點將集中于-故障模型的研究，測試向量的壓縮處理技術與解壓縮技術，可測試性系統結構的構建，邊界掃描標準的工業化，高效的測試調度算法，低功耗BIST測試
DFT去哪兒-可測性設計技術的回顧與展望
什么是DFT?
可測性設計(DFT)是適應集成電路的發展的測試需求所出現的一種技術，主要任務是設計特定的測試電路，同時對被測試電路的結構進行調整，提高電路的可測性，即可控制性和可觀察性。按測試結構分，目前比較成熟的技術主要有掃描設計(ATPG)、內建自測試(BIST)、邊界掃描設計(BSCAN)等。其中ATPG用于測試芯片的數字邏輯電路，BIST多用于測試芯片的片上內存，BSCAN用于測試芯片的IO端口。
可測性設計技術源于武器裝備測試需求，在集成電路測試需求的推動下蓬勃發展起來。
隨著可測性技術的發展，相應的國際標準也在制定和更新。為了統一各種可測性技術，盡可能使測試方法，結構，接口和數據格式具備通用性和可復用性，工業界開發了一種更為簡單，標準化的可測性設計方法-也就是設計標準。1990年起，IEEE組織陸續推出了IEEE1149.1，IEEEE 1149.4，IEEE 1149.5，IEEE 1149.6，IEEE P1500， IEEE P1687(IJTAG)標準。可測性設計的國際標準由簡單系統到復雜系統，由數字到模擬，由低速到高速，不斷演進，以應對日益增長的測試需求。
雖然已經有成熟的國際標準和和DFT技術，但是集成電路芯片的設計越來越復雜，集成度越來越高，工藝線寬越來越小。當前SOC芯片的可測試性設計面臨的難題也越來越多。在此給出本人的一點愚見。
（1）深亞微米、納米工藝不斷涌現，半導體器件特征尺寸越來越小，不斷涌現出新的失效類型，串擾、電遷移和信號完整性問題更為突出；
(附注：串擾是兩條信號線之間的耦合，信號線之間的互感和互容引起線上的噪聲。容性耦合引發耦合電流，而感性耦合引發耦合電壓。PCB板層的參數、信號線間距、驅動端和接收端的電氣特性及線端接方式對串擾都有一定的影響。)
（2）隨著設計規模迅速提升，測試向量數目也隨之急劇增加，我們迫切需要有效的測試向量壓縮手段。采用什么樣的硬件電路能夠實現所需要的解碼與編碼，使這個硬件電路門數最小，同時它對電路性能的負面影響最小。這個問題一直困擾著工業界和學術界；
（3）數/模混合系統的可測試性設計非常困難，往往需要采用一套復雜的DSP系統來實現，而且成本極高，速度太慢，造成極大的硬件開銷，因而不適合工業化測試；
（4）芯片的工作速度不斷提升，數字信號在高速的數字通道上會表現出復雜的模擬特性，因而對ATE提出了更高的要求，在許多情況下，我們還必須進行實速測試；
（5）為了縮短芯片的測試時間，我們往往采用并行測試的方法，并行測試的基本問題是要對各個IP核進行測試調度，以便在最短的時間內完成測試。但是由于所考慮的問題具有復雜的數學模型，甚至有許多不確定的因素，造成并行測試的極端復雜。
（6）為了縮短上市時間和降低成本，集成電路的設計越來越多的采用基于IP的設計技術。但是，IP核提供商往往不愿意過多的透漏IP核的具體實現細節。在這些情況下，測試設計工作者往往沒有足夠的信息來設計高質量的測試；
（7）集成電路在測試過程中的功耗會是正常工作狀態功耗的2倍甚至更大，在測試的過程中要避免因為過熱而燒壞芯片；
因此，在未來的研究和工程領域，本人認為以下問題仍將是研究的熱點。
（1）故障模型的研究。隨著集成電路設計特征尺寸的逐漸縮小，就需要有更新的故障模型來模擬故障，需要采用新型的可測性設計手段；
（2）測試向量的壓縮處理技術與解壓縮技術，包括將這些技術用一個IP核-硬件電路來實現的方法；
（3）可測試性系統結構的構建。目前IEEE 1500標準依然在醞釀之中。該協議的相關問題，包括高效的TAM和Wrapper的設計仍然在繼續探討之中；
（4）邊界掃描標準的工業化問題。這里是指IEEE 1149.4和IEEE 1149.6,自從這兩個協議提出以來，它們的使用還僅僅局限于學術界的討論研究。即使世界上最先進的EDA提供商目前也沒有在他們的工具中集成該項功能。另外如何開展它們，在實際工程中的應用也將是一個研究熱點；
（5）芯片的復雜性、上市時間、量產時間等要求日趨苛刻，SOC芯片內的嵌入式內核數目與日俱增，如何更有效的并行測試這些內核，我們需要更高效的測試調度算法。
（6）隨著測試結構的復雜化，SOC芯片內部布局布線將會非常麻煩，因此，如何實現高故障覆蓋率和低功耗BIST仍將是熱門研究方向；
那么對DFT技術的發展，Kevin He 在此拋磚引玉，請朋友們暢所欲言。
1 如何在可測性設計中實現低功耗測試？
2 如何在可測性設計中實現數模混合電路測試？
3 對高速和復雜SOC系統，我們如何提高測試覆蓋率？
4 在可測性設計中，我們如何調度實現并行測試，以減少測試時間？
關于DFT的技術實現和發展，我們可以參看《數字系統測試和可測試性設計》一書，書中有更為詳細和系統的介紹，該書近期將由機械工業出版社出版。
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