Cadence攜手TSMC開發3D IC設計基礎架構
2012-06-12 22:17:37 本站原創全球電子設計創新企業Cadence設計系統公司日前宣布其與TSMC在3D IC設計基礎架構開發方面的合作。
3D IC需要不同芯片與硅載體的協同設計、分析與驗證。TSMC和Cadence的團隊來自不同的產品領域，共同合作設計并集成必要的功能支持這款新型設計，實現TSMC首個異質CoWoS(Chip-on-Wafer-on-Substrate)媒介的測試芯片的流片。
Cadence 3D IC技術可用于數字、定制設計與封裝環境之間的多芯片協同設計，在芯片和硅載體上采用硅通孔技術(TSV)，并支持微凸塊排列、布置、布線與可測性設計。它包含關鍵的3D IC設計IP，比如Wide IO控制器與PHY以支持Wide IO存儲器。測試模塊是使用Cadence Encounter RTL-to-GDSII流程、Virtuoso定制/模擬流程以及Allegro系統級封裝解決方案生成。
“在2012年3D IC正成為實用芯片設計的一種可靠選項，”Cadence戰略聯盟主管John Murphy說，“10年來，Cadence一直在投資于SiP(系統級封裝)和3D IC設計功能。如今我們終于可以與設計師們分享這些技術，將這種用途廣泛的技術投入市場。”
Cadence 3D IC技術可幫助設計應用于TSMC最近剛推出的CoWoS工藝上的器件。CoWoS是一種綜合的工藝技術，將多個芯片綁定于單個設備中以降低功耗，提高系統性能并減小尺寸。
