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通過容忍不完整數據的早期探測加速了設計實現進程解決方案

加利福尼亞州山景城，2011年4月6日—全球領先的半導體設計、驗證和制造軟件及知識產權（IP）供應商新思科技有限公司（Synopsys, Inc.， 納斯達克股票市場代碼：SNPS）日前宣布：其Galaxy™設計實現平臺上又增加最新的工具DC Explorer，以顯著加快高質量設計數據的開發速度。為了滿足當前那些大規模集成的、擁有數百萬實例的、“千兆級”的設計所面臨的極具挑戰性的進度要求，工程師們需要一種RTL探測解決方案，以確保他們能快速而高效地對不同的設計配置進行假設分析—甚至在設計數據完成之前就可進行 — 同時為實現流程創建一個更好的起始點。DC Explorer通過提供快出5倍的運行時間，以及與DC Ultra™ RTL綜合10%的時序和面積關聯度來解決了這個挑戰。它也容忍不完整的設計數據，因此在設計流程的很早期就能指導高質量的RTL和約束條件開發，從而確保了一個高度融合的設計流程。不久前，在加利福尼亞圣何塞舉行的Synopsys 用戶大會 (SNUG™)上，用戶們已概況介紹了DC Explorer在提升生產效率所帶來的各種新的好處。

 “在設計開發早期階段的提升生產效率能夠顯著加速我們的IC實現流程?！币夥?a href="http://www.xebio.com.cn/semi" target="_blank" class="keylink">半導體中央CAD和設計解決方案機構數字解決方案和先導項目組副經理Giancarlo Sada說：“我們在多個設計的不同開發階段運行了DC Explorer，并見證了至少快出4倍的運行時間和與DC Ultra10%的關聯度。這將使我們的設計師在流程的早期就能有效地評估各種不同的實現方案，調整設計數據，并創建一個高度融合和更快速的設計流程?！?/SPAN>

在當前的龐大而復雜IC的早期RTL設計開發階段，設計數據有多個來源，并且一致性和完整性程度各有不同。工程師們缺少一種快速而有效的方式來試探和完善數據、修復設計問題和為RTL綜合創建一個更好的起始點，進而形成一個高度融合的實現流程。DC Explorer為設計師們提供了他們所需要的RTL探測功能，幫助他們在實現之前就能有效地識別潛在的設計問題和需改進之處。另外，當輸入RTL、約束條件和現有的庫模型不完整時，DC Explorer就會生成一個關于哪些需要完成和修復的綜合報告，從而加速了設計創建過程。最后，DC Explorer與Design Compiler® RTL綜合器語句兼容，這使得它非常容易使用，并能很容易地部署到現有的客戶流程中。

 “Synopsys不斷致力于幫助我們的客戶提高其生產能力和為他們的千兆級系統級芯片器件縮短設計周期。”Synopsys高級副總裁和實現方案事業部總經理Antun Domic說：“DC Explorer為IC設計師們提供了另一個重要的產能提升工具，使他們能夠在設計流程的很早期就能執行RTL探測，從而提升了設計數據的質量和顯著加速了設計進程。”

供貨

DC Explorer現只針對有限的客戶供貨

關于Synopsys

新思科技有限公司（Synopsys, Inc., Nasdaq：SNPS）是全球電子設計自動化（EDA）行業的領導者，為全球電子市場提供用于半導體設計、驗證和制造的軟件、知識產權（IP）和服務。Synopsys完整的、集成化的產品組合將其實施、驗證、IP、制造和現場可編程門陣列（FPGA）等方案集于一體，幫助設計師和制造商解決了當前面對的各種關鍵挑戰，如功率消耗、良率管理、系統到芯片（system-to-silicon）驗證以及實現時間等。這些技術領先的解決方案可幫助Synopsys的客戶建立競爭優勢，既可以將最好的產品快速地帶入市場，同時降低成本和進度風險。Synopsys的總部位于加利福尼亞州的山景城（Mountain View），并且在北美、歐洲、日本、亞洲和印度設有大約70家辦公室。如需獲得更多信息，請登陸http://www.synopsys.com。

Synopsys, Galaxy, Design Compiler and DC Ultra are registered trademarks or trademarks of Synopsys, Inc. Any other trademarks or registered trademarks mentioned in this release are the intellectual property of their respective owners.