干貨！！千兆位串行鏈路接口的SI方法
2019-10-14 14:13:14 EETOP隨著電子行業(yè)技術(shù)的發(fā)展，特別是在傳輸接口方面，從PCI到PCI Express、從ATA到SATA、從并行ADC接口到JESD204、從RIO到Serial RIO等等，無一都證明了傳統(tǒng)并行接口的速度已經(jīng)達到瓶頸，取而代之的是速度更快的串行接口，于是原本用于光纖通信的SerDes 技術(shù)成為了高速串行接口的主流。串行接口主要應(yīng)用了差分信號傳輸技術(shù)，具有功耗低、抗干擾強，速度快的特點，諸如PCI Express®（PCIe®）Gen4等串行鏈路接口的數(shù)據(jù)傳輸率將達到雙位千兆級傳輸速率。由此，器件建模、互連建模和分析方法必須不斷發(fā)展，以應(yīng)對不斷減小的設(shè)計余量和當(dāng)今工程師面臨的更具挑戰(zhàn)的合規(guī)標(biāo)準(zhǔn)。本系列文章將從各方面深入分析探討，為了降低風(fēng)險并優(yōu)化設(shè)計，將分析盡可能地推向上游至關(guān)重要，以實現(xiàn)權(quán)衡、可行性研究、元件選擇和約束獲取。
由于諸如PCI Express®（PCIe®）Gen 4等串行鏈路接口的數(shù)據(jù)傳輸率將達到雙位千兆級傳輸速率，器件建模、互連建模和分析方法必須不斷發(fā)展，以應(yīng)對不斷減小的設(shè)計余量和當(dāng)今工程師面臨的更具挑戰(zhàn)的合規(guī)標(biāo)準(zhǔn)。為了降低風(fēng)險并優(yōu)化設(shè)計，將分析盡可能地推向上游至關(guān)重要，以實現(xiàn)權(quán)衡、可行性研究、元件選擇和約束獲取。
鏈路中，SerDes發(fā)射器和接收器的均衡的精確建模對于獲得更好的仿真結(jié)果至關(guān)重要，這包括幾乎所有高數(shù)據(jù)速率串行鏈路中存在的復(fù)雜自適應(yīng)均衡。隨著過孔陣列需要全波3D的解決方案，以便通過過孔stub和耦合行為準(zhǔn)確地表征其復(fù)雜性，互連模型也面臨新的挑戰(zhàn)，這可能會需要幾分鐘到幾小時或幾天的提取時間。仿真之后，經(jīng)常需要接口特定的后處理來檢查發(fā)射器、傳輸同道和接收器的合規(guī)性。
接下來將介紹創(chuàng)建串行鏈路預(yù)設(shè)計“虛擬原型”的方法，以及如何創(chuàng)建與之相關(guān)的互連和SerDes模型。我們將檢查如何使用IBIS-AMI模型，以及如何在沒有現(xiàn)有模型使用的情況下創(chuàng)建自己的模型。它還將向您展示最新的互連提取技術(shù)，以便在控制計算時間的同時保證 “您需要的全波精度” ，以及如何使用基于標(biāo)準(zhǔn)的合規(guī)工具來自動執(zhí)行布局后分析和高級接口驗收，如 PCI Express Gen 4。
隨著數(shù)據(jù)速率的不斷加快和電源電壓的不斷減小，用于解釋邏輯的“單位間隔”或“UI”受到了明顯的壓縮。
各種PCI Express數(shù)據(jù)8’’運行通過 FR4帶狀線
隨著工作空間越來越小，將信號完整性（SI）分析過程進一步推向上游變得越來越重要，以便在設(shè)計過程中更早地定位問題、應(yīng)對挑戰(zhàn)，從而減輕流程后端的風(fēng)險。這需要傳統(tǒng)方法的一些轉(zhuǎn)變，以及用于建模串行器/解串器或用于發(fā)送和接收高速信號的“SerDes”器件的新技術(shù)。這種前期的勞動成果包括設(shè)計中優(yōu)化的材料清單（BOM），以及實現(xiàn)約束驅(qū)動印刷電路板（PCB）物理布局過程的約束。結(jié)合高效的布局后互連提取和自動化合規(guī)檢查，能夠確保給制造商驗收您的設(shè)計，沒有意外或進度影響，并在硬件方面取得成功，同時避免昂貴又耗時的返工。
成功實現(xiàn)能夠達到這些數(shù)據(jù)速率的關(guān)鍵因素之一是在傳統(tǒng)的布局后驗證步驟中將SI分析起點更多地推向上游。這里有一個錯誤的概念，在傳統(tǒng)的“自下而上”方法中，直到經(jīng)過詳細的PCB布局后才能進行有意義的分析。然而在實際硬件設(shè)計環(huán)境中并非如此。
當(dāng)設(shè)計工程師完成layout后，通常有一兩天的時間，來自各個學(xué)科的工程師（機械、熱、信號完整性、電源完整性、EMI）可進行最終檢查，為最后的layout提供一些改進意見。但是，通常要承受來自項目經(jīng)理的巨大壓力，要在規(guī)定的時間段內(nèi)將Gerbers交給PCB制造商，而組裝廠將按序訂購元件并接收這些裸板進行裝配和測試，軟件工程師將會等待硬件進入實驗室，以便他們可以測試最新的軟件版本。換句話說，在PCB layout初步完成時，供應(yīng)鏈依賴性的多米諾骨牌效應(yīng)將被完全捕獲于項目經(jīng)理的甘特圖中，而在這一點上執(zhí)行詳細SI分析的可用時間將很短。通常更可能的是，“運行分析，直到時間耗盡，然后發(fā)貨”，而不是“運行分析，直到您滿意，接口工作正常，然后發(fā)貨”。
為了在該PCB設(shè)計流程的壓縮后端完成關(guān)鍵節(jié)點的簽收，準(zhǔn)備工作至關(guān)重要。一個策略是“自上而下”，提前于后期，建立一個早期版本的串行鏈路接口仿真測試臺。當(dāng)您初步了解用于發(fā)送和接收信號的SerDes和協(xié)議（例如PCI Express Gen 4）時，可以在早期BOM階段開始從上游進行詳細的原理圖設(shè)計，這是解決系統(tǒng)分區(qū)、多少個PCB將用于構(gòu)建信號路徑、以及將用到什么樣的連接器的一般方法。系統(tǒng)中所有模塊的具體詳細模型在這個早期階段并不重要，最初可以使用 “現(xiàn)有模型占位” ，但是在了解更多詳細信息的情況下，它們將被替換（合規(guī)工具包是一個您搭建早期測試平臺所需前期模型的豐富來源，將在后續(xù)部分中介紹。）簡而言之，如果您可以在餐巾紙上繪制接口，那么您應(yīng)該就能夠早日整合仿真測試平臺。這種自上而下的方法有很多好處：
一般設(shè)計方法
隨著串行鏈路拓撲的初始原型拓撲，并且各個模塊至少存在現(xiàn)有初始模型，您應(yīng)該擁有一個測試平臺，用來仿真，并以目標(biāo)數(shù)據(jù)速率傳遞流量進行分析。現(xiàn)在，在您的設(shè)計過程中，將逐漸開始使用更具體、更真實的模型替代初始模型。這些模型通常有以下幾類：
第一步是在拓撲中各模塊所需的模型以及在庫中的現(xiàn)有模型之間進行差距分析。用現(xiàn)有模型增強測試平臺，并驗證仿真結(jié)果。接下來，列出缺少的模型，聯(lián)系模型供應(yīng)商（可以是內(nèi)部的或者外部的），并提出模型需求。記錄聯(lián)系人、聯(lián)系日期和模型的狀態(tài)。當(dāng)您得到它們后，就可相應(yīng)地增強您的測試平臺了。
假設(shè)我們正在致力于PCI Express Gen 4串行鏈路的研發(fā)，數(shù)據(jù)的傳輸速率為16Gbps。再假設(shè)我們能夠獲得供應(yīng)商提供的AC耦合電容、封裝和連接器的模型，以及來自SerDes接收端的IBIS-AMI模型。接下來還需要PCB的走線和過孔模型，以及發(fā)射端的IBIS-AMI模型。假設(shè)供應(yīng)商暫時無法提供這些數(shù)據(jù)，那就讓我們先來解決PCB架構(gòu)的問題吧。
PCB走線的建模可以從獲取層疊結(jié)構(gòu)開始，包括串聯(lián)鏈路差分對的材料、電介質(zhì)和導(dǎo)體厚度、阻抗、線寬以及間距。接下來，需要確定串行鏈路（通常與接地層相鄰）的主要布線層，以便您可以生成適用的微帶線或帶狀線模型。有了這些信息，下一步就是估算互連的長度。從這個層面上來講， “布局規(guī)劃” 或PCB的粗略布局是很有用的。您可以通過平面布局工具輸入基本的PCB輪廓、層疊結(jié)構(gòu)，從封裝庫中提取部件，甚至可以定義一些簡單的網(wǎng)絡(luò)，所有這些都沒有一個正式的設(shè)計、完整的原理圖或網(wǎng)表。
布局規(guī)劃時，不要忘記AC耦合電容。它們將被放置于電路板的頂層、在SerDes器件附近、還是與大部分其它分立元件一起位于電路板的背面？這種選擇會導(dǎo)致不同的過孔配置，所以在這一點上需要仔細考慮。在整個系統(tǒng)設(shè)計中，表面貼裝連接器也屬于這一類。
從平面布局中，找到串行鏈路的曼哈頓長度作為初始的PCB長度。將這些信息輸入到SI工具中，為PCB的主要布線生成一個W-element模型，并將其放入SI的仿真平臺。
提取平面布局的曼哈頓長度進行布線前的走線建模
對仿真平臺所需的其他走線模型也重復(fù)此過程，包括微帶線的扇出走線、連接到AC耦合電容任一側(cè)的走線等等。
使用PCB上的通用走線模型后，我們將開始關(guān)注過孔。過孔是板上幾十或數(shù)千兆位串行鏈路的重要組成部分。它們通常代表整個信號路徑中最大的“速度突變點”，優(yōu)化這些過孔設(shè)計使其插損和回損最小，對高速率傳輸數(shù)據(jù)至關(guān)重要。在一些特殊情況下，可能通過僅有微帶線的布線消除過孔，但通常不會這樣做。高數(shù)據(jù)速率串行鏈路的過孔數(shù)量當(dāng)然應(yīng)該盡量減少，但通常無法被完全消除。
過孔不連續(xù)性“速度起伏”
鉆孔直徑、焊盤尺寸、反焊盤設(shè)計以及接地通孔都是設(shè)計中的關(guān)鍵因素。過孔的一個重要考慮因素是分支線長度，或者說是信號過孔的未使用部分，這可能引起信道中信號的反射。通過仔細選擇布線層、利用盲孔或背鉆等技術(shù)可以有效的控制分支線的長度。
通過結(jié)構(gòu)參數(shù)進行優(yōu)化
關(guān)鍵參數(shù)的自動掃描可以顯著加快串行鏈路的過孔優(yōu)化設(shè)計。一旦確定了所需的過孔結(jié)構(gòu)，就需要確認并將其應(yīng)用在PCB的布線當(dāng)中。傳遞這些過孔設(shè)計參數(shù)的自動化機制是非常有效的，可以確保它們在物理布局中按照預(yù)期實現(xiàn)，成為“正確的設(shè)計”，并且使過孔對最終眼圖的影響最小化。
假設(shè)我們的PCIExpress Gen 4串行鏈路，使用初始的PCB走線和過孔模型，其余的缺失部分用于發(fā)射器的IBIS-AMI模型，“AMI”表示算法模型接口。正如其名，IBIS-AMI模型具有以傳統(tǒng)IBIS (I/O 緩沖區(qū)信息規(guī)范) 格式定義的“電路”部分和以AMI格式定義的“算法”部分。兩者都是完整模型所必需的。
該模型的電路或IBIS部分用于描述發(fā)射器的電壓擺幅、輸出阻抗、寄生效應(yīng)和上升/下降時間特性。這些信息應(yīng)該在您SerDes發(fā)送器的數(shù)據(jù)表中。假設(shè)數(shù)據(jù)表顯示，以50ohm作為參考阻抗，擺幅為1V，單端50歐姆輸出阻抗，0.5pF范圍內(nèi)的焊盤電容，以及20ps左右的單端上升/下降時間。采用一個標(biāo)準(zhǔn)的IBIS模型作為開始，是最直接的做法。
初步的IBIS模型
該算法（或模型的AMI部分）用于描述發(fā)射器的均衡行為。在PCI Express Gen 4的情況下，這由前向反饋均衡（FFE）或 “去加重”組成。FFE將包含多個“抽頭”，表示產(chǎn)生去加重行為的main和boost驅(qū)動器，boost轉(zhuǎn)換位（例如0到1的轉(zhuǎn)換）和去加重穩(wěn)定狀態(tài)位（例如連續(xù)的多個1）。這些抽頭的作用大小通常用系數(shù)來表示，表示與主抽頭相比它們的比例系數(shù)。
含PCI Express預(yù)設(shè)的FFE和發(fā)射器波形
將上述信息作為輸入，現(xiàn)在的IBIS-AMI仿真工具通常包括直接生成AMI模型的功能。同樣，這些信息通常可以在SerDes發(fā)射器的數(shù)據(jù)表中找到。假如您感興趣的發(fā)射器使用與PCIExpress規(guī)范中描述的類似的去加重設(shè)置，可以使用如前所述的自動化工具，利用上述的抽頭系數(shù)快速直接地生成AMI模型。
通過構(gòu)建預(yù)布局測試平臺，填入相關(guān)模型，生成結(jié)果逼真的仿真結(jié)果，這時候正適合啟用約束來驅(qū)動和控制串行鏈路的物理布局。這可能會導(dǎo)致測試平臺需要一些改進和迭代，來添加更多的細節(jié)，這是可預(yù)期的。此時的方法是參數(shù)化測試平臺的關(guān)鍵元素，掃描它們以量化其對整個接口性能的影響，并限制那些參數(shù)以確保我們的設(shè)計在完成時滿足合規(guī)要求。在PCI Express Gen 4的情況下，核心要求是眼圖高度至少為15mV，眼圖寬度為0.3UI（對于16Gbps的數(shù)據(jù)速率而言約為19ps），目標(biāo)誤碼率（BER）為1e-12。
那么掃描哪些類型的參數(shù)是有意義的？我們從SerDes器件開始，他們的電路模型中通常含有硅工藝/溫度/電壓（PVT）的快速和慢速Corner系數(shù)，所以這方面應(yīng)該被覆蓋。如果您是PCB的設(shè)計人員，可能不一定會修改或控制它們，但是它們的影響應(yīng)該在掃描仿真中加以考慮，因為您的PCB需要在那些條件下工作。另外，如果您能夠獲得SerDes的封裝模型，涵蓋互連寄生效應(yīng)的最小/最大范圍，那么也應(yīng)被包括進去。連接器和AC耦合電容模型也是如此。
PCB互連從發(fā)射器開始工作，一直到接收器。如今的器件具有精細的引腳間距，為了從這些器件順利出線，通常需要縮小差分對的線寬和間距。因此這些變窄的幾何結(jié)構(gòu)一般會比電路板的主要部分產(chǎn)生更高的阻抗，因此會產(chǎn)生阻抗不連續(xù)性。扇出線應(yīng)該走多長才不會出現(xiàn)問題？這也需要在鏈路的接收端考慮。
一旦輸出到電路板的主要部分，就應(yīng)掃描差分對的線寬和間距，以達到PCB預(yù)期的阻抗容差范圍（通常+/- 10％）。而且，始終保持電路板上差分走線的間距不變可能是不切實際的。他們可能需要彼此分開，并短暫解耦以繞過障礙，甚至連接到AC耦合電容。這將改變差分對的特性阻抗。解耦線可以走多長？電容引腳的escape走線可以走多長？這對結(jié)果有嚴重影響嗎？
在哪里放置電容？發(fā)射端附近？接收端附近？位置有影響嗎？掃描位置信息可以量化這些影響。差分對正負引腳之間可以走多長的線？布線長度是否需要在layout中匹配到+/- 1 mil范圍內(nèi)？還是可以允許10或20mils的容差？請記住，弄清楚什么是無關(guān)緊要的與弄清楚什么是緊要的同樣重要。
串?dāng)_可能會對串行鏈路接口產(chǎn)生很大的影響。如果電路板上有足夠的空間，則可以方便地將約束用于差分對周圍，以產(chǎn)生足夠的間距，來解決串?dāng)_問題。但是許多設(shè)計太密集以至于這種方法無法適用，這意味著其他信號到差分串行鏈路的間隔和耦合長度也需要考慮并掃描。
鏈路的總長度也是一個基本要素。SerDes器件的均衡設(shè)計是為了抵制有損互連，但是它們能夠做到的效果是有限的。需要確定的一個很重要的參數(shù)是：整個布線達到多長時仍然可以生成符合規(guī)范的結(jié)果。
以下這些因素可能并不是需要考慮的約束的全部列表，但提供了一個好的開始：
將這些參數(shù)加入預(yù)布局測試平臺中，可以掃描這些參數(shù)，并對其影響進行量化。這項工作所交付的是一套現(xiàn)實的、可執(zhí)行的、量化的約束，可以導(dǎo)入到物理布局過程，并由layout設(shè)計人員使用自動設(shè)計規(guī)則和電氣規(guī)則檢查(DRC/ERC)來控制關(guān)鍵串行鏈路接口的布局和布線。
Layout設(shè)計人員通常要求放松或修改初始的布線規(guī)則。這是很平常的，因為有時候一些細微的修改可以使設(shè)計更加整潔和高效。而在預(yù)布局的測試平臺中，應(yīng)該可以很直接地調(diào)整一些參數(shù)，重新掃描，并評估所需的改變是否會大大影響Margin。這個“協(xié)商” 過程可能會經(jīng)歷幾個迭代循環(huán)，才能產(chǎn)生更好的成品。從SI的角度來看，最終目標(biāo)仍然是通過布線設(shè)計來完成最后的驗證和合規(guī)性檢查，并產(chǎn)生可接受的Margin。
將約束加入layout以啟用約束驅(qū)動設(shè)計
一旦物理layout完成（或者至少串行鏈路差分對的布線完成），就可以進行布局后驗證。需要決定使用多大的帶寬進行模型提取。為了評估這一點，需要考慮通過鏈路傳遞的信號。 PCI Express Gen 4的規(guī)格是指上升時間約為22ps，測量值為10%至90%。將上升時間與信號帶寬相關(guān)聯(lián)的經(jīng)典表達式是：
BW (GHz) =350 / Trise (ps)
對于PCI Express Gen 4來說，我們首先考慮的是至少16 GHz的信號帶寬，并且如果考慮均衡因素可能會更高。大多數(shù)工程師會堅持數(shù)倍于數(shù)據(jù)速率的最小帶寬，這樣就處于30至50 GHz的范圍內(nèi)。因此，為了精確，需要全波3D電磁場求解器，特別是針對復(fù)雜的非平面結(jié)構(gòu)（如耦合過孔）。所以最初的傾向是為這些類型的串行鏈路部署全波三維提取技術(shù)。
問題在于計算的時間。正如前面所討論的那樣，在設(shè)計過程中，詳細的互連提取的關(guān)鍵在布線后。而設(shè)計周期的最后通常是最具時間挑戰(zhàn)性的，因為需要長時間的計算。盡管從精確的角度來看復(fù)雜過孔結(jié)構(gòu)需要3D全波方法，但是對于長而均勻的傳輸線，如PCB中的走線，就計算得太慢了。對于這些結(jié)構(gòu)來說，快速2D方法運行效果還可以，所以在提取引擎方面存在一個基本沖突。
最有效的技術(shù)是將兩種方法結(jié)合起來，為您提供“全方位的需求”，同時將更快、更簡單的方法部署到長而均勻的傳輸線結(jié)構(gòu)中。這通常被稱為“切割和縫合”方法，其中根據(jù)所發(fā)現(xiàn)的特定互連結(jié)構(gòu)，將要提取的整個互連結(jié)構(gòu)分解成不同的區(qū)域。具有3D結(jié)構(gòu)的區(qū)域，如過孔，被標(biāo)記為全波引擎解決方案，而具有長而均勻傳輸線的區(qū)域用2D技術(shù)解決。
將互連分成多個區(qū)域進行切割和縫合
最終的結(jié)果組合成一個最終的S參數(shù)，就像整個網(wǎng)絡(luò)都是由全波引擎提取的。這種技術(shù)的優(yōu)點是提供了全波精度，同時，提供的解決方案時間比單用3D全波求解器提取整個網(wǎng)絡(luò)的時間要快一個數(shù)量級（或更多）。
此時，可以將詳細的互連模型插回仿真測試平臺進行布局后驗證，取代預(yù)布局階段開發(fā)的PCB走線和過孔模型。
此時，SerDes元器件供應(yīng)商應(yīng)該已經(jīng)提供了所需的IBIS-AMI模型，如果這些模型可用，那么替換仿真測試平臺中的對應(yīng)模型。現(xiàn)在，我們重點關(guān)注后仿真的驗證工作。在仿真測試平臺中替換為你自己的模型，盡管這時看起來你好像就馬上可以進行仿真工作了，但是對于IBIS-AMI模型仍然有許多工作需要做。
如前所述，算法部分或者IBIS-AMI模型的“AMI”部分為SerDes的均衡功能。在雙沿數(shù)據(jù)速率的工作情況下，SerDes均衡技術(shù)總是采用實時適應(yīng)的方法。為了模擬這種行為，AMI模型通常會有多個設(shè)置供用戶選擇，以便可以手動調(diào)整均衡以獲得特定通道的最好驅(qū)動。為了找到最佳的設(shè)置組合，通常把它當(dāng)做 “讀者的練習(xí)”，即SI工程師最好通過掃描多個組合以找出最佳值。
更高級的AMI模型會將部分或全部自適應(yīng)納入通道仿真中，從而更精確模擬實際硬件的行為。但即使使用這些類型的自適應(yīng)模型，仍然經(jīng)常需要檢查和優(yōu)化設(shè)置。例如，接收器的AMI模型包含連續(xù)時間線性均衡器（CTLE）、自動增益控制器（AGC，有時稱為可變增益放大器或VGA）和判決反饋均衡器（DFE）。
接收器均衡
在這個特定的模型中，每個子模塊（CTLE，AGC和DFE）動態(tài)調(diào)整其設(shè)置，因此您可能不需要手動干預(yù)。使用默認設(shè)置運行時，可觀察到以下內(nèi)容。
初始通道仿真結(jié)果
雖然眼睛睜開了，但CTLE、AGC和DFE系數(shù)的圖表顯示它們在仿真過程中并不真正收斂，并且持續(xù)反彈。初始設(shè)置使AGC模塊比CTLE模塊的適應(yīng)速度快兩倍。加快AGC適應(yīng)到4倍的CTLE適應(yīng)速度，可產(chǎn)生這些結(jié)果。
利用AGC更快的適應(yīng)性，您可以看到所有三個模塊（CTLE，AGC，DFE）的系數(shù)都已開始收斂。但收斂發(fā)生在約150,000位后。因此，將接收器AMI模型中的 “Ignore_Bits” 從40,000增加到150,000，這樣會從結(jié)果中刪除初始部分的仿真結(jié)果，這樣分析工具將評估收斂后的結(jié)果，就像在真實硬件中發(fā)生的那樣。這樣產(chǎn)生了如下結(jié)果。
融合接收器均衡設(shè)置
參數(shù)，1e-12對應(yīng)的BER的眼高從40mV增加到85mV，提高了100％以上。
帶有收斂接收器均衡設(shè)置的結(jié)果
這說明了一些使用高級AMI模型進行仿真的細微之處。用戶仍然需要仔細閱讀模型提供商的文檔，了解可用的可調(diào)設(shè)置，并相應(yīng)地運用它們。
均衡器自適應(yīng)的另一項能力是反饋訓(xùn)練。許多高速串行協(xié)議規(guī)定SerDes接收器可以評估發(fā)射器送出的training patterns的信號質(zhì)量，以此來決定發(fā)射器均衡的大小，然后將這個要求反饋給發(fā)射器，然后評估下一個training pattern。這個過程會重復(fù)多次，直到接收器對發(fā)射器的設(shè)置滿意，那么這個滿意的設(shè)置就會被實際傳輸出去。
反向信道訓(xùn)練
盡管目前的IBIS標(biāo)準(zhǔn)還不支持反饋訓(xùn)練功能，但是已經(jīng)有一個相關(guān)的改進提議BIRD147，在下一版本的IBIS規(guī)范中將加入該功能。
如下PCI Express Gen 4示例，使用或不使用反饋訓(xùn)練：
初始信道仿真結(jié)果
初始結(jié)果（紅色）顯示的是未啟用反饋。在這種情況下，發(fā)射機的AMI模型根據(jù)信道特性自行優(yōu)化其FFE抽頭系數(shù)，而接收機AMI模型的適應(yīng)則在整個信道仿真過程中實時完成。第二個結(jié)果（綠色）顯示的是啟用反饋訓(xùn)練，并且清晰地生成一個睜得更大的眼圖。值得注意的是，如果您查看兩種情況下使用的FFE抽頭系數(shù)之間的差異，您將看到FFE系數(shù)在啟用反饋的情況下已被調(diào)低。如下顯示了前導(dǎo)抽頭系數(shù)如何在反饋訓(xùn)練中做自適應(yīng)：
前導(dǎo)抽頭系數(shù)在反饋訓(xùn)練中的自適應(yīng)
在這里您可以看到，前導(dǎo)抽頭系數(shù)從絕對值約為0.16開始，然后在反饋訓(xùn)練過程中，根據(jù)接收機的判斷，將其降低到0.14的范圍。這使得接收機更先進的均衡功能可以完成更多的“繁重工作”，并最終產(chǎn)生更好的整體效果。這顯示了在通道仿真過程中使用反饋功能，以及產(chǎn)生能夠精確模擬SerDes器件的行為的AMI模型的重要性。
有了詳細的布局后互連以及IBIS-AMI模型的正確執(zhí)行，您可以關(guān)注特定的、感興趣的接口（本例中為PCI Express Gen 4）的合規(guī)性檢查。
每個接口都有自己的特定標(biāo)準(zhǔn)。在這種情況下，PCI Express確定了許多眼圖相關(guān)的時域標(biāo)準(zhǔn)、無源互連通道的頻域標(biāo)準(zhǔn)以及滿足特定抖動容限范圍的能力。
單獨評估這些標(biāo)準(zhǔn)可能會非常耗時，特別是，如果需要多次運行來掃描設(shè)計范圍和多個通道模型的情形。用于通用串行鏈路標(biāo)準(zhǔn)的自動合規(guī)工具包通常會提供一些仿真工具，可幫助大幅加快合規(guī)性檢查速度并縮短簽收時間。
表1：PCI Express合規(guī)性檢查
自動掃描關(guān)鍵參數(shù)，并標(biāo)記合規(guī)性故障，可以更好地覆蓋您的串行鏈路設(shè)計，并可幫助檢查您所關(guān)心的其他領(lǐng)域。
PCI Express合規(guī)性檢查結(jié)果
使用合規(guī)性工具包的另一個主要好處是能夠在預(yù)布局階段使用相關(guān)的模板。正如前面所討論的那樣，為可行性權(quán)衡建立早期測試平臺至關(guān)重要。但是在這個階段通常缺乏一些必要模塊的真實模型，有時需要使用“占位符”模型。隨自動合規(guī)套件提供的模板通常會預(yù)先填充實際的拓撲和模型，包括發(fā)射器和接收器的SerDes IBIS-AMI模型的規(guī)范級模型，并根據(jù)該特定標(biāo)準(zhǔn)的規(guī)范中描述的參考參數(shù)進行構(gòu)建。這些模板以及與它們相關(guān)的模型為您的布局前測試平臺開發(fā)提供了一個很好的起點，有助于最大限度地減少啟動和運行所需的時間，避免設(shè)計返工。
兩位數(shù)的千兆數(shù)據(jù)速率的串行鏈路接口有其獨特的設(shè)計挑戰(zhàn)。從預(yù)設(shè)計階段開始，自上而下的分析方法可減輕相關(guān)風(fēng)險、并可避免高代價、費時間的重新設(shè)計。這項工作的成果是為了確定約束驅(qū)動物理布局所需的布線規(guī)則。需要特別注意過孔結(jié)構(gòu)來控制插入損耗和回波損耗；將已知良好的過孔結(jié)構(gòu)導(dǎo)入布局的方法至關(guān)重要。需要IBIS-AMI模型來表示在這些數(shù)據(jù)速率下看到的自適應(yīng)均衡和反向信道功能，并且可以根據(jù)需求快速構(gòu)建規(guī)范。 “切割和縫合”（“Cut& stitch”）技術(shù)可以運用在需要提取布線后互連提取，在獲得全波仿真精度的同時，避免端到端全波3D提取的計算損失。自動合規(guī)工具包可促進串行鏈路設(shè)計的成功簽收，同時為預(yù)布局分析階段提供有價值的起點。
《高速電路設(shè)計分析與仿真》
課程介紹
本課程基于講師多年的實戰(zhàn)經(jīng)驗，詳細介紹了信號完整性（SI）、電源完整性（PI）較完整的知識體系，以及各種不同的信號完整性問題在實際項目中的體現(xiàn)，特別是最近DDRx技術(shù)領(lǐng)域，以及xGH高速信號領(lǐng)域的一些研究成果。通過理論和實踐相結(jié)合的培養(yǎng)方式，幫助電子行業(yè)工程技術(shù)人員在理解高速信號傳輸本質(zhì)的基礎(chǔ)上，掌握分析SI問題的工具和技巧，提高PCB產(chǎn)品設(shè)計和不限房嗎的專業(yè)技能，為企業(yè)培養(yǎng)優(yōu)秀的SI工程師和項目管理人員，提高產(chǎn)品性能質(zhì)量和可靠性，增強產(chǎn)品的市場競爭力。
培訓(xùn)效果
本課程是使得電子系統(tǒng)設(shè)計工程師們在正確理解信號完整性和電源完整性的理論基礎(chǔ)上，能夠更好的掌握高速電路系統(tǒng)設(shè)計的方法和技巧，跟上行業(yè)發(fā)展要求。
培訓(xùn)對象
項目經(jīng)理、產(chǎn)品研發(fā)人員、SI工程師、測試及質(zhì)量管理人員
課程片段摘選
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第一講 高速系統(tǒng)設(shè)計與微波傳輸線
本課程第一講介紹高速電路系統(tǒng)設(shè)計所面臨的問題和挑戰(zhàn)，然后闡述了高速信號的基本理論知識。此部分內(nèi)容意在提醒讀者在高速系統(tǒng)中遇到的新問題，以及解決這些問題所需的理論基礎(chǔ)。本節(jié)內(nèi)容著重介紹了高速信號傳輸?shù)谋举|(zhì)，以及對傳輸介質(zhì)的要求。讀者了解了高速信號傳輸?shù)谋举|(zhì)之后，能更好地理解和掌握高速設(shè)計中的關(guān)鍵因素和設(shè)計要求。
第二講 SI反射分析
本節(jié)內(nèi)容講述信號完整性中的第一大類基本問題：信號的反射和分析方法。信號的反射是高速信號設(shè)計中的最基本問題之一，也是了解其他信號完整性問題的基礎(chǔ)。本節(jié)中詳細講解了信號反射的機理，信號反射的基本計算分析方法，以及在實踐中如何有效地預(yù)防和抑制反射。通過對信號反射原理和分析方法的學(xué)習(xí)，有助于讀者從一開始就遵循良好的設(shè)計習(xí)慣，為安全可靠的系統(tǒng)設(shè)計打下一個良好的基礎(chǔ)。
第三講 SI串?dāng)_分析
本節(jié)內(nèi)容講述信號完整性中的第二大類基本問題：信號的串?dāng)_和分析方法。信號的串?dāng)_也是高速信號設(shè)計中的最基本問題之一，也是影響系統(tǒng)安全性、可靠性的關(guān)鍵因素。隨著電子系統(tǒng)設(shè)計復(fù)雜性的增加，由串?dāng)_所帶來的信號穩(wěn)定性問題也變得更加復(fù)雜。本節(jié)中詳細講解了信號發(fā)生串?dāng)_的機理，以及在實踐中如何有效地預(yù)防和抑制串?dāng)_。通過理論講解和形象的動畫演示，揭示影響串?dāng)_的各種關(guān)鍵因素，使讀者對串?dāng)_的理解和掌握更加形象化具體化。本節(jié)中，借助對串?dāng)_的學(xué)習(xí)，還講解了差分信號的原理和設(shè)計特點，對長期以來業(yè)界對差分信號錯誤的認識和設(shè)計方法給予了糾正，避免了事倍功半的盲目設(shè)計和無效設(shè)計
第四講 PI分析方法
本節(jié)中，著重講解了兩個問題：電源完整性的本質(zhì)，以及電源完整性和信號完整性之間的關(guān)系。尤其強調(diào)電源完整性指的是當(dāng)信號處于上升沿和下降沿部分時，電源系統(tǒng)所發(fā)生的問題，而不是業(yè)界普遍認為的電源系統(tǒng)的紋波。這一錯誤認識，導(dǎo)致很多高速系統(tǒng)設(shè)計不得要領(lǐng)，走了彎路。在本節(jié)中，結(jié)合講師自身多年的項目經(jīng)驗，創(chuàng)造性地總結(jié)了電源完整性設(shè)計的方法精髓，使讀者能夠直接抓住設(shè)計本質(zhì)，提高設(shè)計針對性和有效性。除此之外，為使讀者能夠貫通理解電子產(chǎn)品的理念，本節(jié)還從芯片設(shè)計和系統(tǒng)可靠性兩個角度擴充講解電源完整性的概念，使讀者重復(fù)理解電源完整性設(shè)計的必要性和局限性。
第五講 DDR2信號完整性仿真分析實例
在學(xué)習(xí)過前面幾節(jié)關(guān)于信號完整性的基本概念和設(shè)計方法之后，本節(jié)內(nèi)容以DDR2的設(shè)計為例，結(jié)合工具的使用，講述實現(xiàn)高速系統(tǒng)設(shè)計過程中，進行SI仿真分析的方法和一般流程。目的是讓工程師了解該如何著手進行一個實際的高速電路的設(shè)計與分析，明確信號仿真分析所解決問題的著眼點和解決方法。如果讀者能找到一個手邊的實際案例，按著視頻中的步驟完成設(shè)計流程，對高速信號仿真分析和設(shè)計有切身的體會，會取得更好的學(xué)習(xí)效果，完成向高速信號分析領(lǐng)域邁出的第一步。
第六講 DDRx系統(tǒng)設(shè)計與分析
在學(xué)習(xí)了基本的高速信號的基本問題和分析方法之后，本講內(nèi)容結(jié)合業(yè)界的實際需求，講解DDRx存儲系統(tǒng)技術(shù)的演變和發(fā)展。幫助讀者在了解DDRx系統(tǒng)技術(shù)原理的基礎(chǔ)上，理解并掌握如何設(shè)計安全高效的DDRx系統(tǒng)。由于DDRx系統(tǒng)的技術(shù)傳承性，本節(jié)內(nèi)容涵蓋了從DDR1到DDR3的技術(shù)范圍。而由于DDR4相比于前幾代的DDR系統(tǒng)有了很多改變，在設(shè)計特點上又更多的體現(xiàn)在軟件和硬件相結(jié)合的方式，和前幾代的DDRx系統(tǒng)在設(shè)計方法和仿真分析技術(shù)上有所不同，因此我們將DDR4部分單獨做為后續(xù)一講。
第七講 DDR4技術(shù)規(guī)范詳解
本節(jié)針對目前主流的DDR4技術(shù)，采用和DDR3系統(tǒng)對比的方式，對DDR4的新增功能、關(guān)鍵技術(shù)和一些新方法，以及系統(tǒng)設(shè)計問題進行全面講解。在充分理解和掌握DDR4的技術(shù)細節(jié)和特點后，說明問題分析思路和仿真方法。尤其是對DDR4系統(tǒng)啟動時的初始化和校準(zhǔn)流程的講解，有助于讀者對DDR4系統(tǒng)的全面掌握和理解。在目前已經(jīng)實施的DDR4系統(tǒng)中，所出現(xiàn)的問題90%都和這部分內(nèi)容相關(guān)。
第八講 高速Serdes鏈路設(shè)計與分析第一部分
第八講高速系統(tǒng)設(shè)計（第一部分），側(cè)重于實際應(yīng)用，除了講述高速Serdes的基本原理之外，對前面幾節(jié)中所講述過的高速信號設(shè)計技術(shù)都將在這一部分進行深化討論和理解，從理解高速信號傳輸?shù)脑砗捅举|(zhì)觸發(fā)，以最終的PCB設(shè)計落實為主要目的，逐一講解和展示xGHz的高速PCB電路設(shè)計技術(shù)細節(jié)。通過這一節(jié)的學(xué)習(xí)，使讀者充分理解高速信號的理論知識和實際電路設(shè)計相結(jié)合的應(yīng)用技巧，知行合一，融匯貫通，為更高級的設(shè)計挑戰(zhàn)打下堅實的基礎(chǔ)。
第九講 高速Serdes鏈路設(shè)計與分析第二部分
在本節(jié)中，第八講高速系統(tǒng)設(shè)計（第二部分），側(cè)重于xGHz信號的仿真分析。由于信號的高速率，xGHz的信號仿真分析和傳統(tǒng)信號的仿真分析方法有很多不同，在信號的激勵方式、觀察角度、信號質(zhì)量的評判標(biāo)準(zhǔn)，分析流程上都有所不同。通過本節(jié)的學(xué)習(xí)，讀者可以了解到這些不同，以及如何做xGHz的信號仿真分析，更重要的是，這些技術(shù)都還在不斷地發(fā)展完善中，因此這部分學(xué)習(xí)并不是終結(jié)，而是更好地學(xué)習(xí)和掌握更高級技術(shù)的基礎(chǔ)。
講師介紹
邵鵬，畢業(yè)于北京大學(xué)計算機系。歷任IBM、Intel中國研究院系統(tǒng)架構(gòu)師，研究員。從事高性能服務(wù)器基礎(chǔ)架構(gòu)研究，并負責(zé)從芯片到板級、系統(tǒng)全流程高速鏈路設(shè)計與仿真工作。
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