數模混合IC設計越來越難！
2025-06-30 10:15:48 EETOP幾年前，模擬與混合信號（AMS）設計遇到了瓶頸。它在芯片首次流片失敗原因中所占比例翻倍，且自那以后，沒有證據表明情況有顯著改善。一些人認為，由于先進工藝節點相關問題，這個問題可能會愈發嚴重，而另一些人則寄希望于人工智能（AI）或小芯片（chiplets）帶來改善。
圖 1：ASIC 重新流片的原因 來源：Siemens EDA
由于多種趨勢的匯聚，模擬與混合信號設計的復雜度大幅提升。Rapidus 設計解決方案公司封裝技術領域首席技術官羅扎莉亞?貝卡（Rozalia Beica）表示：“將數字輔助邏輯集成到模擬模塊和電源管理集成電路中，雖提升了性能與適應性，但也引入了嚴苛的數模協同設計要求。這種轉變需要能夠有效處理兩個領域的混合驗證環境。在先進工藝節點，日益增加的可變性和與版圖相關的效應，讓模擬行為更難預測，需要更廣泛的仿真覆蓋范圍和大幅提升的計算資源。此外，AMS 知識產權（IP）如今深度嵌入更大的片上系統（SoC）中，比如人工智能加速器、射頻收發器和傳感器接口。這使得分層和系統級驗證必不可少。”
一些特定技術推動了這一趨勢。新思科技（Synopsys）首席產品經理卡蒂克?科內魯（Karthik Koneru）稱：“受人工智能硬件和以數據為中心的計算需求驅動，像‘人工智能工廠’這樣的架構，大幅加劇了驗證挑戰。這種需求的核心是高帶寬內存（HBM）技術，其特點是堆疊的動態隨機存取存儲器（DRAM）裸片和帶有混合信號電路（如物理層，PHY）的邏輯裸片，為高帶寬應用所需的大規模數據移動提供支持。這些電路將深度交織的模擬和數字領域融合在一起，使驗證在范圍上更廣泛，且更關乎關鍵任務。”
新的工藝節點加劇了挑戰。弗勞恩霍夫協會自適應系統工程 division（Fraunhofer IIS’ Engineering of Adaptive Systems Division）集成傳感器電子組經理比約恩?措格曼（Bj?rn Zeugmann）表示：“每進入一個新的技術節點，驗證時間都會增加。這是由新的設計規則、設計愈發復雜以及原理圖受版圖的影響越來越大導致的。寄生效應不斷增加，對提取的網表進行驗證變得愈發重要。”
感受到壓力的不只是高性能計算領域。是德科技（Keysight）新業務機會經理克里斯?米思（Chris Mueth）稱：“數據速率變得高得多。對于模擬和射頻（RF）功能而言，頻率和帶寬都更高、更寬。這使得在仿真中進行特性描述更困難，測試也更難，因為所有東西都更敏感。對于工作在太赫茲以下頻率的 6G 來說，要正確建模、仿真它們變得很棘手，正確測試也很困難。此外，模擬射頻芯片有 1000 項要求的情況并不罕見，其中包括基本功能模式以及需要進行特性描述的不同性能。”
新型晶體管器件增添了不確定性。Mixel 公司埃及分公司總經理馬哈茂德?埃爾班納（Mahmoud ElBanna）表示：“采用鰭式場效應晶體管（finFET）和全環繞柵極場效應晶體管（GAAFET）器件的更新型先進節點技術，又增加了一層復雜度。這引入了更復雜的器件模型和更難預測的互連寄生效應，導致網表規模增加超過兩倍。這些都大幅增加了驗證時間。”
與數字邏輯不同，模擬行為對寄生效應、與版圖相關的效應（LDE）和工藝變化高度敏感，難以準確仿真。Rapidus 的貝卡稱：“因此，包含 AMS 內容的 SoC，其首次流片成功率通常比純數字 SoC 低 10% 到 15%。這種差距往往源于對極端情況覆蓋不足、建模不充分，或者像電源域沖突和襯底噪聲這樣的集成問題。模擬 IP 的重新設計周期成本特別高、耗時特別長，尤其是當涉及版圖修改或器件尺寸調整時。模擬缺陷在流片前更難檢測，在硅片制成后修復成本更高，既增加了風險，又延長了開發時間。”
更小的工藝節點加劇了這些影響。西門子 EDA 公司 AMS 產品管理與營銷負責人薩蒂什?巴拉蘇布拉馬尼亞姆（Sathish Balasubramanian）表示：“過去，我們從不用擔心模擬設計中的噪聲、耦合噪聲，甚至是變化。現在我們得開始擔心了。數字方面遇到的信號完整性挑戰，如今已經蔓延到設計的模擬部分。模擬過去有很大的余量，而且相比數字速度慢，但現在不是這樣了。設計團隊無法為設計的模擬部分（尤其是與通信相關的任何部分，比如串行器 / 解串器（SerDes）通道或時鐘生成）獲得精確的性能或精度。他們發現預期性能和實際性能存在很大差異，并且試圖弄清楚這是與變化相關，還是僅僅因為設計糟糕。”
過去，模擬內容是單獨驗證，然后再集成到數字內容中。西門子的巴拉蘇布拉馬尼亞姆稱：“此外，我們過去有‘防護欄’。這讓我們能將模擬部分與其他所有部分隔離開。如今，沒有防護欄了。你是在與數字部分相同的襯底上進行設計，而且處于先進工藝節點，在某些情況下，還要將裸片相互堆疊。”
要讓模擬部分達到所需性能，往往需要數字電路的輔助。Mixel 的埃爾班納表示：“隨著數字輔助模擬系統成為常態，模擬和數字模塊的協同設計必須以高精度進行驗證。復雜的校準算法以及兩個領域之間的緊密耦合，要求驗證策略不僅要測試功能，還要預見到復雜的跨領域交互和極端情況的影響。”
隨著復雜度增加，驗證套件的規模也在擴大。新思科技電路仿真首席產品經理卡蒂克?科內魯稱：“回歸測試套件如今包含數千項測試，不僅需要功能正確，還需要在不同工藝角、噪聲條件和時序場景下都有高精度。挑戰很嚴峻，你需要模擬驗證的精度，同時又不能犧牲數字規模回歸測試所需的速度。”
寄生效應和版圖效應需要更詳細的仿真模型。弗勞恩霍夫協會的措格曼稱：“仿真時間在增加，因為需要詳細的網表才能讓仿真結果盡可能接近實際情況。為了實現這一點，模型首先要通過硅片測量來驗證。當舊節點的性能足以滿足目標模擬性能時，使用不同技術節點將模擬和數字部分分開，可以減輕這個問題。”
仿真性能通常通過抽象來解決。巴拉蘇布拉馬尼亞姆稱：“我們看到人們試圖抽象到更高層次。他們只在真正的晶體管中保留必要部分，而設計的大部分在事件驅動的數字仿真器上進行。進行這些抽象的問題在于，如何驗證你的抽象是實際設計的正確表示？當有人說‘我為這個模擬模塊創建了一個模型’時，你需要能夠驗證這個模擬模塊是否符合運行驗證的目的。”
其他抽象方法也是可行的。新思科技的科內魯稱：“采用實數模型（RNM）以及支持像通用驗證方法學（UVM）這樣的混合數字驗證方法，不再是可選項。它們對于擴展驗證和實現復用變得至關重要。雖然有幾家公司提供用于混合信號驗證的模型生成工具，但動態自動模型生成方面的創新仍難以實現。我們需要的是能夠在不同抽象層次生成模型，并允許用戶根據精度和性能權衡進行選擇的工具。”
必須找到合適的抽象組合。埃爾班納稱：“在基于數字的仿真中，使用模擬模塊的更簡單數字語言模型，可以加快更廣泛關注數模交互的回歸測試運行速度。最慢但最準確的仿真類型是基于 SPICE（模擬電路仿真程序）的仿真，它使用整個設計的完整網表，但仿真時間更長。驗證專家必須在準確仿真多個場景和工藝角與驗證運行時間之間進行權衡。”
抽象與“左移”（shift left，指盡可能早地開展驗證等活動 ）的需求相關聯。弗勞恩霍夫協會自適應系統工程 division 先進混合信號自動化組經理本杰明?普勞奇（Benjamin Prautsch）表示：“尤其對于更先進的工藝節點，盡早將版圖效應納入考慮至關重要。這是為了了解與理想原理圖相比，性能會下降多少。僅依賴設計專家的直覺是不夠的。他們可能是尋找新拓撲結構的專家，但如果關鍵寄生效應與預期有很大差異，晶體管的行為可能會受到嚴重影響。寄生效應已成為實際設計的重要組成部分，必須盡快彌補這種（設計與實際寄生效應之間的）差距。”
功能驗證不能再孤立進行。是德科技的米思稱：“我們一直倡導的是，讓設計工程師和測試工程師在流程的最前端就一起合作。一旦需求確定下來，你們應該創建一個驗證矩陣，涵蓋驗證的每個不同階段。比如，可能是仿真，可能是晶圓測試，可能是封裝測試。有些東西你無法實際測試，就需要仿真。可能是因為你無法訪問芯片上的測試點，或者超出了測量設備的范圍。還有些東西仿真沒有意義，因為可能耗時太長，或者因為沒有合適的模型而不可行，直接測試更容易。但在硅片驗證工程師或測試工程師與設計工程師之間，他們應該能夠在流程開始時，在拿到需求后，一起頭腦風暴，制定這個矩陣，確定哪些內容在何處進行測試。”
目前尚不清楚小芯片是會有助于緩解一些問題，還是會帶來更大的麻煩。措格曼稱：“沒必要在與數字部分相同的技術節點制造模擬組件。將模擬部分分離到單獨的裸片中可以提高良率。在較舊的節點制造模擬 IP，然后用小芯片方法將它們整合在一起會有幫助，但也會將驗證挑戰提升到更高層次。驗證小芯片系統需要系統級測試平臺，將模擬和數字兩個領域以及互連模型都整合起來。”
小芯片肯定有一些巨大優勢。貝卡稱：“通過讓模擬 IP 保留在成熟、特性明確的節點（如65納米或180納米）上，小芯片減少了可變性，簡化了驗證。這種方法還支持 IP 復用，降低了設計風險，縮短了上市時間。然而，基于小芯片的系統也引入了自身的復雜性。多節點驗證、跨裸片時序以及模擬信號完整性必須精心管理。互連建模必須考慮插入損耗和噪聲耦合等模擬效應，而相鄰高功率數字小芯片產生的熱噪聲和電源噪聲也需要特別關注。”
當沒有充分了解問題的真正程度時，問題可能會隱藏起來。巴拉蘇布拉馬尼亞姆稱：“通過 3D 集成，我們實際上給問題增加了另一個維度。你需要考慮熱效應。當堆疊敏感組件時，如何讓它們不受熱變化的影響？這是一個很大的布局規劃和物理問題，需要工具來解決。我們看到的第二點是應力。人們甚至不知道堆疊中的應力到底如何影響性能。以及如何處理它？如何測量？如何建模？如何設計才能不用為此擔憂？”
很多事情變得更復雜了。貝卡稱：“從封裝角度來看，2.5D/3D 集成、扇出和 Redistribution Line（ Redistribution Line，RDL， Redistribution Line 中介層 ）等先進平臺帶來了新挑戰。模擬模塊容易受到電源完整性問題、熱梯度和裸片間串擾的影響，所有這些都會降低性能。系統級封裝（SiP）設計結合了射頻、模擬和數字組件，這進一步使驗證復雜化，需要考慮電磁干擾、熱行為和信號完整性的多物理場仿真。”
人們對各種人工智能技術的潛在影響抱有很大樂觀態度。貝卡稱：“人工智能正開始在 AMS 驗證中發揮變革性作用。機器學習模型可以從過去的仿真數據中學習，以提高覆蓋效率，并通過更少的運行次數生成影響重大的極端情況。深度學習技術能夠進行異常檢測，幫助發現難以捕捉的缺陷。人工智能還可以更準確地預測寄生效應和與版圖相關的變化，加快設計周期，實現更快的原型制作。盡管有這些優勢，但在獲取高質量訓練數據、構建可靠模型以及將人工智能集成到對精度要求嚴苛的模擬工作流程中，仍存在挑戰。”
有助于加快調試進程的話，其價值將不可估量。科內魯稱：“混合信號故障向來難以隔離，而這正是人工智能大有用武之地的地方。通過自動進行波形分析、識別異常并加快根本原因檢測，人工智能可以顯著簡化驗證周期中最耗時的部分。”
并更有效地利用仿真時間。埃爾班納稱：“驗證這些場景所需的回歸測試運行數量正迅速增長，而人工智能正逐漸成為關鍵助力。這涵蓋從智能地刪減冗余測試列表，到挖掘過去的回歸測試數據以發現未覆蓋的漏洞、異常或故障模式等方面。即使在為更快速、更準確的仿真對復雜模擬行為進行建模方面，人工智能也能發揮重要作用，并有助于日益復雜的混合信號驗證任務，提高首次流片成功的能力。”
模型生成可能極具價值。米思稱：“傳統的建模框架（有支持模型或行業標準化的內容）可能會逐漸讓位于機器學習、機器訓練或人工神經網絡（ANN）模型。這并不是說這是解決所有問題的理想方案，因為傳統建模框架確實能讓你更多地了解物理原理，但機器學習可以在目前沒有傳統模型或傳統模型精度不足的情況下提供模型。”
圖 2：人工智能如何影響混合信號開發 來源：Keysight
整個半導體行業都面臨人才短缺問題，而模擬設計需要長期鉆研才能掌握。巴拉蘇布拉馬尼亞姆稱：“我們正尋求擴充模擬設計人才隊伍，讓人工智能助手立即為他們提供幫助。就像一個知識助手，可以幫他們解決任何問題。你可以從解釋鎖相環（PLL）是什么開始。然后慢慢開始做參考設計。在很多方面，我們都可以真正幫助到人才隊伍。”
模擬電路在芯片面積中可能只占一小部分，但它存在的原因是數字電路無法執行其功能。半導體行業受數字需求驅動，這使得模擬電路的設計難度越來越大，與此同時，對模擬電路的性能要求還在持續增長。模擬電路故障不斷增加，或許也就不足為奇了。
人們曾多次嘗試實現模擬設計流程的自動化，但從本質上講，它仍然是一個手動流程，每個新的制造節點都得從頭開始。或許小芯片能讓模擬電路保留在更符合其要求的工藝節點上，延長 IP 的使用壽命，但在將小芯片技術用于模擬電路之前，可能需要讓該技術更加成熟一些。
對于人工智能能對模擬設計和驗證產生巨大價值，人們越來越樂觀。米思稱：“在人工智能時代，可能會出現非常獨特的拓撲結構，這些結構不在工程課程范圍內，也不被人熟知，但依然具有創新性。隨著人工智能的潛力逐漸實現，工作流程會有很多進展和變化。”
原文：
https://semiengineering.com/mixed-messages-for-mixed-signal-2
