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imec顛覆晶體管設計!新技術可用于0.7納米,劍指CFET過渡

2025-06-19 18:27:07 EETOP
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2017 年,imec 推出叉片晶體管作為全環繞柵極(GAA)晶體管的自然延伸。然而,根據 imec 在 2025 年 VSLI 研討會上的最新聲明,該結構的大規模量產可行性已引發質疑。為解決這些擔憂,這家研究巨頭開發了一種前沿叉片晶體管設計的新方法,旨在推動晶體管技術的持續演進。 

根據 imec 的一篇新論文,研究人員推出了一種名為 “外叉片” 的新型晶體管布局,預計將從 A10 代(1 納米,10 埃)一直應用到 A7 代。這種外叉片晶體管的量產經驗可能對下一代互補場效應晶體管(CFET)的生產具有重要價值。 

英特爾臺積電和三星等領先芯片制造商正通過 18A、N2 和 SF3E 工藝技術,從 FinFET 晶體管向 GAA 晶體管過渡。GAA 晶體管結構允許電流通過水平堆疊的硅層,且四周被材料包圍,從而減少泄漏。這不僅能更好地控制性能和功耗,還能實現更小的單元尺寸。但 imec 指出,使用這種方法擴展到三代以上是很困難的。 

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下一階段的主要架構——CFET—— 利用垂直堆疊的 n 型和 p 型晶體管,本質上可在單個晶體管的占位面積內容納兩個晶體管,同時提升性能并降低功耗。然而,CFET 極難生產,因此像 imec 這樣的芯片制造商和研究機構打算將叉片晶體管作為 GAA 晶體管與 CFET 之間的中間步驟。 

不過,2017 年提出的初始版叉片設計在制造成本和良率方面似乎過于復雜。如今,imec 推出了改良版叉片晶體管設計,既保證了量產可行性,又能為下一代工藝技術帶來功耗、性能和面積優勢。 

未來十年內,外叉片晶體管的量產經驗可能為最終向 CFET 過渡提供參考。這不僅使其成為邁向 CFET 的橋梁,還能為 CFET 的制造提供思路。

叉片晶體管的技術演進

叉片晶體管旨在為 GAA 晶體管擴展多代技術生命周期,直到 2030 年代 CFET 不可避免地接管市場。內壁叉片晶體管設計在晶體管溝道之間(或旁邊)設置介電墻,使 n 型和 p 型器件能緊密排列而不產生電干擾。這種設計在復用現有納米片工藝步驟的同時,實現了更緊湊的布局。 

TEM image of inner wall forksheet devices.

原始叉片設計(稱為“內壁叉片”)在標準單元內的 nMOS 和 pMOS 器件之間、柵極圖案化之前放置介電墻。盡管理論上有效,但這種內壁結構面臨制造可行性問題: 

  • 為實現 90nm 的單元高度,內壁叉片的絕緣分隔層需極窄(約 8-10nm),且由于在柵極圖案化前放置,會暴露于后續所有工藝步驟中,可能被侵蝕,這對材料提出了嚴格要求。

  •  n 型和 p 型區域設置選擇性特征變得困難,因為掩模必須與薄壁精確對齊;大多數電路中兩種晶體管共享單個柵極,但介電墻會阻斷連接,除非柵極延伸覆蓋,這會增加不必要的電容。

  • 內壁叉片的柵極僅覆蓋溝道的三個側面,與 GAA 設計相比控制能力較弱,尤其在溝道長度縮小時更為明顯。 

鑒于內壁叉片的制造難點,imec 工程師決定重新設計布局,推出 “外叉片”: 

  • 該更新版本將絕緣分隔層(介電墻)移至相鄰標準單元的邊緣,不再在單個單元內分隔不同極性器件,而是在單元邊界分隔相同極性器件。這使寬可增至約 15nm,同時不影響緊湊的單元高度。

  • 分隔層可在工藝流程后期(如源 / 漏形成和納米片溝道釋放等關鍵步驟之后)構建,避免早期工藝步驟的損傷,并可使用成熟的二氧化硅材料和工具制造。 

盡管外叉片因 15nm 可能影響晶體管密度(相比內壁叉片器件更大),但其在制造性和性能上的優勢可能超過初始版本。

制造性改進與性能優勢

的引入帶來兩大核心優勢:簡化制造和更好的柵極集成。柵極電極現在可連接兩種晶體管類型,無需跨越分隔層,簡化了電路設計。此外,在最后步驟中對分隔層進行幾納米的修整,可使柵極包裹更大比例的溝道。仿真顯示,移除 5nm 的墻可使驅動電流增加約 25%,這得益于電控制能力的提升。

Schematic representation of inner wall (left) and outer wall (right) forksheet architectures (as presented at VLSI 2025).(圖源:imec,左為內壁叉片架構,右為外叉片架構示意圖) 

叉片晶體管的另一優勢是增強了對溝道施加機械應力的能力:早期工藝中,保護掩模覆蓋未來放置介電墻的區域,其下方的硅作為連續晶體模板,引導源極和漏極區域的生長。這種連續結構允許應變誘導材料(如 p 型器件的硅鍺)直接向溝道施加壓應力,提升空穴遷移率和驅動電流,從而改善性能。而包括 GAA 納米片和初始叉片在內的早期設計缺乏這種應變連續性,材料生長過程中會形成不必要的垂直失配,降低機械應力并損害性能。新設計避免了這些缺陷,通過應變技術持續增強電流。

驗證結果與未來展望

imec 通過仿真存儲器布局和振蕩器電路驗證了新設計的優勢:在靜態存儲器單元中,A10 代的新布局相比 A14 納米片設計實現了 22% 的面積縮減,這得益于同類器件的更緊密排列和柵極間距的縮小;振蕩器測試顯示,當施加全應變時,新布局性能達到或超過 A14 和 2nm 設計,無應變時驅動電流約下降 33%。 

叉片晶體管的制造經驗與 CFET 開發高度相關,因為許多工藝步驟、材料和設計概念重疊。叉片晶體管將 p 型和 n 型器件并排放置,而下一代 CFET 則垂直堆疊兩種晶體管類型,盡管基礎技術相同。為此,imec 正研究如何將該布局適配未來 CFET 設計,研究人員認為其最新叉片設計可作為未來垂直器件架構的過渡步驟,為下一代工藝技術提供更平滑的演進路徑。

關鍵詞: imec CFET GAA 叉片晶體管

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