打通系統到后端，芯華章發布首款自研數字全流程等價性驗證工具
2023-09-18 19:26:46 芯華章2023年9月18日，業內領先的系統級驗證EDA解決方案提供商芯華章在首屆IDAS設計自動化產業峰上隆重發布首款自主研發的數字全流程等價性驗證系統穹鵬GalaxEC。隨著GalaxEC的發布，芯華章自主EDA工具完成了對數字驗證全流程的完整覆蓋，進一步完善了自身豐富的系統級驗證產品組合，可以為芯片設計及系統級用戶提供更全面的敏捷驗證服務。
GalaxEC已具備當下各類主流等價性驗證工具的所有核心功能，服務場景貫穿于數字芯片設計從系統級到前后端設計的各個階段，可一站式滿足用戶全流程等價性驗證需求，避免多工具切換成本，幫助工程師確保不同層次設計之間的一致性，支持遍歷式驗證，發現深層次的臨界設計錯誤，確保設計的正確性并實現正式簽核。
面向下一代EDA 2.0目標，GalaxEC運用新一代形式化求解算法和并行計算技術打造高性能求解引擎，可支持原生云部署，提供了豐富完備的用戶開放接口，可以更好地滿足敏捷驗證與設計需要。
在完整的芯片設計流程中，等價性驗證工具被廣泛應用到設計流程中的各個不同階段。當一個設計經過變換之后，諸如系統C模型級對RTL級、RTL級對RTL級、RTL級對門級以及門級實現之間，工程師需要檢驗變換前后的功能一致性，證明設計的變換或優化沒有產生功能的變化。這在設計前端的時序優化，后端單元放置優化、網表級檢查、ECO修改等中都是必不可少的環節。
lCPU/GPU/AI等圖像處理以及加密算法設計，往往以算法設計為中心并且數據通路繁重，經常使用C/C++等高級語言對它們的行為進行建模，這就需要保障RTL設計與高階算法C/C++描述完全等價，確保功能正確
l寄存器時序調整或插入用于功耗優化的門控時鐘后，需要針對不同設計輸出逐時鐘周期（Cycle-by-Cycle）精確等價驗證，如動態功耗優化（Power Optimization）、門控時鐘（Clock Gating）、時序調整（Retiming）等
l關鍵節點（如Flip Flop pair）組合邏輯改動前后的等價性驗證，保證在邏輯綜合過程中沒有改變原先HDL描述的電路功能，完備驗證從RTL編碼到最終LVS（Layout Versus Schematic）階段設計的功能一致性
為了更好滿足越來越多的大規模設計驗證需求，GalaxEC支持大容量數據的快速處理，能夠直接讀入和驗證SoC級大設計，自動化完成大規模驗證建模，可實現對大容量SoC級的門級網表等價性驗證。
基于對等價性驗證系統原理的深刻理解，芯華章GalaxEC自主研發了高效形式驗證求解引擎庫XSolver，求解引擎采用新一代求解算法和并行計算技術，相對于傳統形式驗證求解引擎，在某GPU算子用例實驗結果中，表現出百倍以上性能提升，幫助用戶高效、敏捷地完成復雜系統級項目開發。
具體以Nyuzi GPGPU設計為例，GalaxEC僅僅用時9分鐘就完成時鐘樹綜合前后的網表等價性驗證，60分鐘內完成Placement布局前后的網表等價性驗證，45分鐘完成Routing布線前后的網表等價性驗證。
作為國內領先的無線通信芯片方案提供商，矽昌通信長期專注產業空白的Wi-Fi AP芯片研發，發布了大陸首款無線路由芯片。
矽昌通信CEO王勝表示：
“無線通信芯片往往需要具備高度的可靠性、穩定性和極低的功耗，以確保在各種復雜部署條件下的正確運行。芯華章GalaxEC提供的時序與組合邏輯等價性驗證工具，基于自主研發的XSolver引擎庫和多線程技術，可以高效、敏捷地驗證數字設計全流程各階段設計的等價性，特別是在綜合與布線完成后，即使對設計做細微優化，也可直接快速驗證優化前后設計等價性，避免了使用傳統動態仿真工具對網表進行重復測試，保證了網表變更回歸驗證的完備性，幫助我們更快實現新產品的開發和上市。”
芯華章董事長兼CEO王禮賓表示：
“GalaxEC的發布，不僅是芯華章研發團隊全情投入的成果，也離不開各領域產業用戶的信賴和打磨。越來越多的大規模復雜IC設計需要專門的等價性驗證工具來實現更快、更完備的驗證收斂。我們結合用戶使用場景，打造了這款全流程等價性驗證系統，可以一站式滿足用戶主要需求，無論是系統級還是前端或者后端，從而避免碎片化、兼容性帶來的驗證效率瓶頸和成本。
未來，我們將繼續與業界伙伴保持深度合作，通過在數字驗證全流程領域的持續創新，不斷推出更符合用戶定制化需求的敏捷驗證方案，助力數字化創新效率提升。”
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