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目前市場上有些CPU為了增加高速緩存能效，直接增加SRAM的帶寬和容量，這樣的方式會增加非常高的成本。為了節(jié)省成本，廠商會使用相對成熟制程的SRAM，例如5nm的 SoC裸片上堆疊7nm的SRAM 裸片。但這種架構(gòu)下，底部的CPU就需要埋入相當(dāng)多的TSV，同時增加CPU裸片面積，成本依然會相對較高。最近，華邦推出了一款面向低功耗、高帶寬，以及稍微中低容量內(nèi)存需求的新品CUBE（Customized/Compact Ultra Bandwidth Elements），它是半定制化的緊湊超高帶寬DRAM。

CUBE芯片的3D堆疊技術(shù)解決方案

從CUBE的結(jié)構(gòu)來看，是將SoC裸片置上，DRAM裸片置下，省去SoC的TSV工藝。華邦電子次世代內(nèi)存產(chǎn)品營銷企劃經(jīng)理曾一峻介紹說：“這樣的好處是，裸片將會變得很薄，尺寸變得更小，SoC裸片尺寸就可以縮小，成本也會相應(yīng)降低。而且，現(xiàn)在AI功能都有很高的算力需求，SoC裸片置上也可以帶來更好的散熱效果”此外，通過華邦的DRAM TSV工藝，可以將SoC的信號引至外部，使它們成為同一個封裝芯片，整體的封裝效果會更好。

我們知道，當(dāng)SoC裸片和DRAM裸片堆疊的時候，相比于傳統(tǒng)的引線鍵合（Wire Bonding），微鍵合（Micro Bonding）可以將1000微米的線長縮短至40微米，僅有傳統(tǒng)長度的2.5%。在未來的混合鍵合（Hybrid Bonding）封裝工藝下，線長甚至可以縮短至1微米。從芯片內(nèi)部來看，信號所經(jīng)過的傳輸距離更短，因此功耗可相應(yīng)地降低。此外，采用混合鍵合工藝，兩顆堆疊的芯片可以被看作同一顆芯片，因此內(nèi)部傳輸信號和SIP表現(xiàn)會更優(yōu)秀。

通常，DRAM裸片中都會包含電容，CUBE芯片中提供的是硅電容（Si-Cap）。硅電容的好處在于可以降低電源波動帶來的影響。例如，如果先進制程的SoC的核心電壓只有0.75V-1V左右，并且運行過程中電源產(chǎn)生一些波動，除了會影響到功耗，還會影響信號的穩(wěn)定性，而硅電容容量提高的情況下，SoC借助硅電容就可以獲得穩(wěn)定的電壓。

華邦當(dāng)前硅電容規(guī)格和制程的進展

在制程工藝方面，CUBE解決方案可以允許客戶使用成熟制程（例如28、22nm）的SoC，以降低SoC成本、減小芯片功耗以及獲得高帶寬。具體來看，可以通過多個I/O（256或者512個）結(jié)合28nm SoC提供的500MHz的運行頻率，以此實現(xiàn)更高帶寬，帶寬最高可增至256GB/s。不僅如此，華邦在未來可能會和客戶探討64GB/s帶寬的合作，如此一來I/O數(shù)可以減少，裸片的尺寸也會進一步縮小。曾一峻表示：“CUBE中所指的C，也就是Customize/Compact，意為華邦會為客戶提供比較彈性化的定制設(shè)計。”

在ChatGPT面世之后，AI領(lǐng)域的應(yīng)用非常火熱。據(jù)介紹，CUBE可以應(yīng)用到AI-ISP架構(gòu)。而AI-ISP中有很多灰色部分屬于神經(jīng)網(wǎng)絡(luò)處理器（NPU），如果AI-ISP要實現(xiàn)大算力，就需要很大的帶寬，或者是SPRAM。但是在AI-ISP上使用SPRAM的成本非常高，目前來看是不可行的。但如果使用LPDDR4的話就需要4-8顆，無論是合封還是外置，成本同樣相當(dāng)高昂。此外，還有可能會用到傳輸速度為4266Mhz的高速LPDDR4，而這樣的產(chǎn)品需要依賴7nm或12nm的先進制程工藝生產(chǎn)。

不過，當(dāng)制程越先進，SRAM的占比并不會同比例縮小。因此當(dāng)需要實現(xiàn)AI運算或者進行高速運算時，就需要把L3的緩存SRAM容量加大，即便可以使用堆疊的方式達到幾百MB，也會導(dǎo)致高昂的成本。華邦的方案是，可以把L3的緩存縮小，轉(zhuǎn)而使用L4緩存的CUBE解決方案。不過，這并不意味著CUBE解決方案的時鐘傳播延遲（Latency）等同于SRAM，而是可以作為L4緩存。曾一峻解釋說：“原因在于CUBE可以進行定制化的設(shè)計，使得時鐘傳播延遲比一般的DRAM還短。因此在這種情況下可以縮小L3緩存，放大L4緩存。”通過這種方式，在整體的解決方案下，芯片的成本也會降低。此外，當(dāng)AI模型需要外置一定容量的內(nèi)存時，如在某些邊緣計算的場景下會需要8-12GB的LPDDR4或者是LPDDR5，也可以外掛高容量的工作內(nèi)存（Working Memory）。

華邦長期看好DDR3，也同步開啟DDR4

在業(yè)界很多大廠停產(chǎn)DDR3之時，華邦表示未來會持續(xù)生產(chǎn)DDR3。華邦電子大陸區(qū)產(chǎn)品營銷處處長朱迪介紹說：“三星、美光和SK Hynix很早就告知客戶，將停止供應(yīng)DDR3。不過，對于特定的客戶，他們應(yīng)該還在持續(xù)供貨。比如，三星仍在為一些做CIS傳感器的供應(yīng)DDR3。不過，從長遠看，這些廠商都將退出DDR3，甚至于低容量的DDR4。而華邦將會持續(xù)進行DDR3的生產(chǎn)和支持。”

華邦認(rèn)為，DDR3從2014年起就已經(jīng)是一個大宗出貨量的產(chǎn)品，并且OMDIA的報告也提到，DDR3產(chǎn)品一直到2027、2028年也會持續(xù)存在。因為它主要的應(yīng)用市場，例如車用、工業(yè)用的主控芯片接口演進速度并不快，而DDR3本身又是一個相對非常成熟的產(chǎn)品。同時相較于DDR4，相同的制程、相同的速度和容量，DDR3的尺寸比DDR4小10%，如果相較于LPDDR4會更小。換言之，在特定的容量上， DDR3是性價比最高的選項。很多主芯片的廠商也會停留在DDR3的部分。這也是華邦仍將DDR3作為重要的市場的原因。朱迪表示：“華邦在DDR3產(chǎn)品的長期供應(yīng)將會在業(yè)界扮演一個重要的角色，同時可以堅定地持續(xù)供應(yīng)DDR3產(chǎn)品，并且預(yù)計在2025年會演進至16nm。”

不過，內(nèi)存制程取決于容量，DDR4的4Gb和8Gb目前已經(jīng)有很多廠商在做。現(xiàn)在在一些應(yīng)用中，DDR4的應(yīng)用也是比較明顯的，如消費類、網(wǎng)通類產(chǎn)品。它內(nèi)在的驅(qū)動力有兩個方向，一個是主芯片廠商要追求更高的帶寬，另外一部分也是市場價格的走向，在一定時期由于供需原因，DDR4可能會比DDR3還便宜。華邦今年也開始規(guī)劃DDR4，并且量產(chǎn)時間規(guī)劃在2024年初。長遠來看，DRAM一定會向著高容量發(fā)展，同時也會往DDR5演進。

在突破先進制程的限制方面，朱迪表示，Chiplet會成為一個非常好的解決方案。今年2月，華邦宣布加入了UCIe聯(lián)盟，華邦可協(xié)助系統(tǒng)單芯片客戶（SoC）設(shè)計與 2.5D / 3D 后段工藝（BEOL, back-end-of-life）封裝連結(jié)。對于華邦來說，CUBE就是介入點。曾一峻進一步解釋說：“在Chiplet方面，因為華邦現(xiàn)在可以使用硅通孔（TSV）技術(shù)做串聯(lián)，也就是代表著我可以做裸片堆疊，這其實就是某種程度上的Chiplet。此外，華邦還可以提供interposer和Si-Cap。相對于一般的Chiplet來講的話，采用華邦的CUBE，可以獲得三合一的好處，既有Si-Cap、interposer的功能，又有DRAM。”

結(jié)束語

華邦目前擁有兩座12寸晶圓廠，一個是位于臺北臺中的Fab 6工廠；另外，從去年的下半年開始，華邦在高雄新建的第二座廠已經(jīng)正式量產(chǎn)，目前的投片量達到了1萬片/月左右。據(jù)介紹，后續(xù)高雄廠規(guī)劃的產(chǎn)能會逐漸爬坡到1.4萬片至2萬片/月。目前高雄廠已在量產(chǎn)的25nm產(chǎn)品包括2GB和4GB兩種產(chǎn)品，同時也已經(jīng)開始大批量交付。另外高雄廠所開發(fā)的20nm產(chǎn)品在今年中也會進入量產(chǎn)階段，下一步會向19nm制程演進。

相對于市場上的三大內(nèi)存廠商而言，華邦主要專注于利基型內(nèi)存，產(chǎn)品容量一般最大為8GB，相對于整個DRAM市場來說屬于小容量。利基型內(nèi)存產(chǎn)品的特點是不需要非常先進的制程。內(nèi)存產(chǎn)品的制程實際上取決于容量，例如小容量的產(chǎn)品，SDRAM、DDR1、DDR2，使用46nm、65nm的制程綽綽有余。對于1Gb、2Gb、4Gb等容量，華邦會將其演進到25nm、25Snm，以及即將量產(chǎn)的20nm。通過這些制程來實現(xiàn)上述的容量在業(yè)界非常具備成本競爭力。因為如果制程繼續(xù)演進會帶來更高的成本，用來制造中小容量的產(chǎn)品并不劃算。因此華邦目前的制程所聚焦的產(chǎn)品，在成本和性價比方面非常優(yōu)秀。