難以置信！給出芯片設計規范即可一鍵可生成芯片完整設計及文檔！
2022-07-18 12:32:00 未知在那個年代，EDA工具是由IDM和ASIC公司內部開發的。我們今天所知的第三方EDA行業還處于初級階段。IDM和ASIC公司的主要動機是盡快將芯片投入生產。這意味著EDA這樣的特殊項目沒有得到充分的投資和關注。就在芯片的復雜性開始迅速增長的同時，VHDL和Verilog等hdl也開始獲得快速發展。當然，第三方EDA行業也開始蓬勃發展起來。來自 EDA 行業的所有出色的 RTL 級工具都可以派上用場，甚至可以實現當今最復雜的芯片。
當然，EDA的進展給幾個領域帶來了壓力。一種是將設計的高級規范（Spec）手動轉換為 VHDL 或 Verilog。另一個是為驗證所花費的精力/時間。那么有沒有一石二鳥的辦法？
能否開發一種工具，能夠自動生成RTL、SystemVerilog斷言（SVA）、UVM測試平臺/測試、C/C++驅動代碼，以及整個IP塊或芯片的文檔？如果這個工具部署了正確構建方法這不就減少了驗證所需的時間和精力嗎？
來自美國的EDA公司Agnisys 聲稱他們的工具已經具備這種飛躍。并且表示他們將在DAC 2022展會上展示一個他們利用眾包輸入和試驗建立的工具的演示。
該公司表示，該工具是其不斷增加的規范（Spec）自動化解決方案的下一步。隨著寄存器自動化在幾年前的建立，Agnisys將他們的注意力轉向SystemVerilog/UVM和C/ c++的序列自動化上。他們發布了一項名為iSpec的技術。該技術部署了機器學習（ML）技術，將英文斷言自動轉換為正確的SVA。它還可以將SVA轉換為英文，并將英文轉換為編程序列。Agnisys為標準功能創建了一個IP庫，生成設計、UVM測試平臺和測試、C/C++代碼和文檔。他們甚至創建了一個工具，在SoC的頂層將IP塊自動連接在一起。
Agnisys 的愿景是在設計和驗證、軟件和設備驅動程序中實現規范的完全自動化。憑借寄存器自動化、驗證自動化和互連自動化，他們現在正在尋求擴展規范自動化以覆蓋完整的 IP 內核。這個想法是讓系統架構師創建一個規范（Spec），然后按一個按鈕就以可執行格式生成整個 IP。除了寄存器之外，該規范還可以涵蓋狀態機、數據路徑等。該工具的輸出包括 RTL 代碼、UVM 驗證環境和測試臺/測試、C/C++驅動程序代碼和文檔。任何開發 IP、FPGA、ASIC 或 SoC 的人都會對這種能力感興趣。
聽起來好得令人難以置信？大家可以訪問一下這家EDA公司的網站 www.agnisys.com 獲取更詳細的信息。
這里有幾張演示截圖：
據 Agnisys 官網介紹，Agnisys, Inc. 是電子設計自動化 (EDA) 軟件的領先供應商，用于解決系統開發中的復雜設計和驗證問題。其產品提供統一規范驅動的開發流程，用戶在其中描述片上系統 (SoC) 和知識產權 (IP) 項目的寄存器和序列，然后自動生成 RTL 設計、UVM 測試平臺和測試、C/C++嵌入式代碼和文檔。這可以加快設計、驗證、固件和驗證的速度。基于專利技術和直觀的用戶界面，其規范自動化產品提高了生產力和效率，同時消除了系統設計和驗證錯誤。Agnisys 成立于 2007 年，總部位于馬薩諸塞州波士頓，在美國和印度設有研發中心。
原文：
https://semiwiki.com/eda/agnisys/315089-can-we-auto-generate-complete-rtl-sva-uvm-testbench-c-c-driver-code-and-documentation-for-entire-ip-blocks/
