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將White Space最小化并可協調邏輯與物理架構,實現更高電路密度且有效縮短線路布局時間

上海，2014年1月15日 – 富士通半導體（上海）有限公司今日宣布，成功開發了專為先進的28 nm SoC器件量身打造的全新設計方法，不僅能實現更高的電路密度，同時也可有效縮短開發時間。采用全新設計方法能夠將電路的密度提高33%，并可將最終的線路布局時間縮短至一個月。這種設計方法將整合至富士通半導體的各種全新定制化SoC設計方案中，協助客戶開發RTL-Handoff SoC器件。富士通半導體預計自2014年2月起將開始接受采用這種全新設計方法的SoC訂單。

采用28 nm等頂尖制程工藝的SoC器件需要有越來越多的功能與效能，進而要在芯片中布建越來越多的電路。未來SoC的設計將日趨復雜，開發時間也將會因此較以往增加，同時如何有效解決功耗問題也成為設計者的更大挑戰。

為應對日趨復雜的SoC設計，富士通半導體所開發出的創新設計方法能實現更高的電路密度、更短的開發時程和降低功耗，并整合至富士通半導體的各種全新定制化SoC設計方案中，協助客戶開發RTL-Handoff SoC組件。較傳統的設計流程，設計者可采用富士通半導體的全新設計方法在相同大小的芯片中增加33%電路，而且可將最終的線路布局時間縮短至一個月。

全新設計方法將White Space有效最小化

全新的獨家設計流程可估算出較容易布線的平面圖，并根據布線路徑與時序收斂為內部數據總線進行優化。這些設計步驟可將無法建置晶體管的White Space數量降到最少，因而可讓芯片容納更多電路。

透過專利技術協調邏輯與物理架構

此專利技術無須更動任何邏輯設計，即可自動針對物理布線進行網表數據合成，并可提升整體設計的布線效率以及使時序收斂變得更容易，因而可有效減少最終布線流程所需的時間，更可達到更高的密度整合度。

圖1：富士通半導體全新客制化SoC設計方法示意圖

富士通半導體是世界級的ASIC供貨商，多年來運用在業界累積的傲人成績和專精技術，持續提供一站購足的完整定制化SoC解決方案，其中結合了先進設計建置、制造服務和系統級研究、開發支持等服務。透過上述解決方案，富士通半導體將能支持客戶快速開發高效性能及省電的SoC器件。