首個DDR4 IP設計方案在28納米級芯片上獲驗證
2012-09-13 21:54:51 本站原創全球電子設計創新領先企業Cadence設計系統公司(CadenceDesignSystems,Inc.)日前宣布，CadenceDDR4SDRAMPHY和存儲控制器DesignIP的首批產品在TSMC的28HPM和28HP技術工藝上通過硅驗證。
為了擴大在動態隨機存取存儲器(DRAM)接口IP技術上的領先地位，Cadence在DDR4標準高級草案的基礎上，承擔并定制了多款28納米級晶片DDRPHY和控制器的IP。DDR4標準建議稿預計在今年年底由固態技術協會(JEDEC)發布，與DDR3相比，新標準將為用戶帶來大幅度的性能提升。采用DDR4標準的DRAM設備的工作頻率有望提高50%，而存儲容量相對DDR3設備翻一番，DRAM傳輸一個字節的功耗降幅高達40%。
ObjectiveAnalysis公司分析師JimHandy指出：“DDR4將是DRAM領域的下一個熱門，但它的信令處理很棘手。由于個人電腦對DDR4DRAM的采用，這個標準將成為大容量存儲的領導者，使它具有不可忽視的價格優勢。ASIC設計人員如果要利用這個價格優勢，就需要更多的幫助，把可靠的接口用于他們的產品。”
Cadence硅驗證PHY系列包括超越DDR-2400草案規定的數據速率，滿足下一代電子運算、網絡、云計算構架以及家庭娛樂設備所需要的DDR4PHY的高速應用，同時與現行DDR3和DDR3L標準兼容。經過TSMC28HPM硅驗證的PHY，是一款低功耗全數字移動PHY，其性能超過了DDR-1600和DDR-1866標準所要求的最大數據速率，也超過了低功耗LPDDR2標準的最大數據速率。該技術使得系統級芯片(SoC)設計人員在下一代移動設計中部署高速低功耗存儲技術時充滿信心。
CadenceSoC實現部門產品營銷總監MarcGreenberg表示：“我們非常興奮，成為第一個提供硅驗證DDR4存儲控制器和PHYIP的公司，這將使我們的用戶在他們的下一代SoC中降低風險，并超越性能和功耗的需求。我們領先的DesignIP方案廣泛的產品組合提供了先進的功能和獨特的定制方法，使我們的用戶在縮短開發周期的同時，可以提供高度差異化的產品。”
