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高速IEEE ETH以太網(wǎng)主流速率已經(jīng)從10G支持到100G、200G、400G、800G以及未來的1.6T，消費(fèi)電子類的高速總線USB3/4/PCIE6的信號速率已經(jīng)覆蓋了從2.5G到64Gbps的速率范圍，高速FPGA的串行高速接口速率則從8Gbps猛增到28Gbps，DSP和ADC/DAC從3Gbps過渡到32Gbps。

隨著數(shù)字電路工作速度的提高，PCB、連接器、背板上信號的傳輸速率也越來越高，其中串行數(shù)據(jù)通信在傳輸中占據(jù)主導(dǎo)地位。按照最嚴(yán)格性能標(biāo)準(zhǔn)制造的擁有精密設(shè)計(jì)的各種高速互連的PCIE/ETH/VPX背板，以及高速線纜，在當(dāng)今社會對于高速信號需求普遍存在的大背景下變得至關(guān)重要。背板是嵌入式系統(tǒng)中的通信主干，必須按照嚴(yán)格的信號完整性標(biāo)準(zhǔn)進(jìn)行設(shè)計(jì)，以確保系統(tǒng)內(nèi)模塊之間及時(shí)、準(zhǔn)確的數(shù)據(jù)傳輸，要滿足高速傳輸?shù)男阅茴A(yù)期，信號完整性至關(guān)重要。

由于高速串行信號傳輸速率不斷攀升，在電路設(shè)計(jì)過程中，工程師常常遇到諸多棘手問題，諸如：系統(tǒng)不穩(wěn)定、間歇性的死機(jī)、不同產(chǎn)品兼容性差以及經(jīng)常出現(xiàn)誤碼等，而這些現(xiàn)象多半是信號完整性的問題。依照信號傳輸?shù)耐暾鞒蹋謩e針對 TX 端（發(fā)送端）、傳輸鏈路以及 RX 端（接收端）進(jìn)行測試，便能夠精準(zhǔn)地定位問題根源，從而為后續(xù)的優(yōu)化改進(jìn)工作提供有力依據(jù)，確保高速傳輸系統(tǒng)的高效穩(wěn)定運(yùn)行。

什么是信號完整性？

信號完整性（Signal Integrity，簡稱SI）是指信號在線路傳輸過程中保持質(zhì)量的能力，其核心要求在于確保信號的完整性、準(zhǔn)確性和可靠性。在電子系統(tǒng)設(shè)計(jì)中，如果信號能夠按照既定的時(shí)序、持續(xù)時(shí)間和電壓幅度到達(dá)接收端，則表明該電路具有良好的信號完整性。良好的信號完整性意味著信號在傳輸和接收過程中能夠維持規(guī)定的電平和時(shí)序。反之，若信號完整性差，其影響因素諸多。其中主要是電源完整性問題。影響因素包括時(shí)序問題、反射、串?dāng)_、傳輸距離、信號衰減、溫度變化、信號傳輸介質(zhì)、雜散、地彈、振鈴等，這些都會對信號完整性造成負(fù)擔(dān)，從而導(dǎo)致系統(tǒng)的穩(wěn)定性下降、誤碼率增加、功耗增加和性能下降。因此，在高速電路設(shè)計(jì)中，確保良好的信號完整性至關(guān)重要。

在高速電路設(shè)計(jì)面臨三個(gè)嚴(yán)峻的問題：信號完整性SI ,電源完整性PI,電磁干擾EMI。SI的主要任務(wù)是保證數(shù)字電路各芯片之間信號的準(zhǔn)確傳遞；PI的主要目的是確保各部分電路和芯片的可靠供電和噪聲抑制；EMI主要目的是確保PCB電路即不干擾其它設(shè)備，也不被其它設(shè)備干擾。值得注意的是SI的問題，一半以上是因?yàn)?a href="http://www.xebio.com.cn/analog_power" target="_blank" class="keylink">電源不好引發(fā)的信號質(zhì)量問題，在EMI問題中，一個(gè)重要的影響因素是PDN上的高頻噪聲尤其是電源/地之間的高頻噪聲。

如何評估高速信號完整性？

在高速信號傳輸鏈路中互連鏈路上任何一個(gè)環(huán)節(jié)的故障可能影響整個(gè)系統(tǒng)工作的效率以及穩(wěn)定性，對于測試人員需要花費(fèi)更多的成本去發(fā)現(xiàn)問題、定位問題、分析問題、解決問題。新標(biāo)準(zhǔn)逐漸從單一互連簡單要求的基礎(chǔ)上，額外增加協(xié)同整體要求。整個(gè)高速鏈路性能的評估，包括Tx發(fā)送端，傳輸鏈路，以及Rx接收端三大部分組成，發(fā)送、接收、電纜或者背板需要放在一個(gè)互連鏈路中評估。評估時(shí)按照時(shí)域、頻域和其他進(jìn)行不同儀表的選取。

高速鏈路信號完整性測試工具

TX發(fā)送端信號質(zhì)量的評估

其中TX發(fā)送端經(jīng)常用示波器進(jìn)行波形完整性、時(shí)序完整性、電源完整性、抖動/眼圖等測試。

波形完整性：

主要關(guān)注波形的單調(diào)性（monotonic）、過沖（overshoot，undershoot）、振鈴（ringing）、衰減。

時(shí)序完整性：

主要關(guān)注建立保持時(shí)間（setup/hold time）、時(shí)序抖動（timing jitter）、skew、毛刺等。

電源完整性：

簡稱PI，是單板電源設(shè)計(jì)的一項(xiàng)技術(shù)，通過合理的電源平面和濾波設(shè)計(jì)，為單板上的器件提供穩(wěn)定/潔凈的電源供電，保證單板穩(wěn)定工作，所以紋波測試為電源測試的必測項(xiàng)，PI和SI是相互影響的。PI包括電源系統(tǒng)設(shè)計(jì)、直流壓降分析、電壓瞬態(tài)分析、同步開關(guān)噪聲以及器件建模等。

抖動/眼圖：

損耗、反射、串?dāng)_三大信號完整性的殺手給信號傳輸帶來巨大影響，會使信號的抖動變大，眼圖變差，干擾時(shí)鐘恢復(fù)，降低系統(tǒng)性能，進(jìn)而在接收端帶來誤碼。

在高速串行信號物理層一致性測試中，抖動和眼圖已經(jīng)成為了一個(gè)繞不開的話題，它是評估高速信號質(zhì)量的關(guān)鍵測試。隨著串行數(shù)據(jù)傳輸系統(tǒng)的信號速率越來越高，電壓擺幅不斷降低來節(jié)約功耗，系統(tǒng)中的抖動占信號區(qū)間的比例正變得越來越大。因此，抖動眼圖已經(jīng)成為限制性能的一個(gè)重要因素。隨著抖動的增加，系統(tǒng)誤碼率便會越大。

其中Random Jitter(隨機(jī)抖動)的統(tǒng)計(jì)分布是正態(tài)高斯分布，是無界抖動，隨著樣本量的增加RJ會一直增加。

然而Deterministic Jitter (確定性抖動)是有界抖動，在達(dá)到有限樣本數(shù)之后，DJ的peak-peak值不會再增加。

上述抖動在測試中經(jīng)常用來定位問題信號完整性問題來源，除此之外，我們通常還需要進(jìn)行眼圖的測試來直觀的表述信號質(zhì)量的好壞。眼圖是把連續(xù)的比特流按照某一特定的時(shí)鐘，分割為單獨(dú)的比特，而后疊加而形成的圖形，類似一個(gè)張開的眼睛，故得名眼圖(Eye-diagram)。眼圖是高速串行信號的宏觀信號質(zhì)量的整體體現(xiàn)，在眼圖中可以直接反映出串行信號的幅度、抖動特性等。

評估一個(gè)眼圖的好和壞，通常利用一些常見的指標(biāo)來衡量，比如眼高，眼寬，抖動，占空比等。為了簡單而又直觀地判斷眼圖的指標(biāo)是否符合規(guī)范的要求，眼圖模板測試是一種評估高速串行信號質(zhì)量的手段，將規(guī)范指標(biāo)的要求編寫成一個(gè)眼圖模板，然后利用示波器來調(diào)用這個(gè)模板，這樣就可以直觀看到眼圖是否有碰到模板。如果眼圖沒有碰到模板區(qū)域，表示眼圖符合規(guī)范要求，結(jié)果是Pass；同樣如果有碰到模板區(qū)域，結(jié)果是Fail，需要工程師對電路進(jìn)行整改，改進(jìn)信號質(zhì)量到Pass。

均衡技術(shù)：

隨著高速串行信號的數(shù)據(jù)速率的越來越高，如PCIE6.0的數(shù)據(jù)速率已經(jīng)達(dá)到64GT/s，USB4.0 V2的信號速率已經(jīng)達(dá)到80Gb/s。高速信號的趨膚效應(yīng)和傳輸線的介質(zhì)損耗，當(dāng)信號經(jīng)過傳輸鏈路時(shí)，由于信道損耗、阻抗不連續(xù)、以及其它信道的干擾等，信號完整性會變差，信噪比也降低，導(dǎo)致接收端的信號抖動變大，眼圖閉合，系統(tǒng)可能出現(xiàn)誤碼。為了改善接收端信號質(zhì)量，在接收端能得到比較好的眼圖。通常會在發(fā)送端做FFE均衡和接收端做均衡來完成信號進(jìn)行補(bǔ)償，常用的均衡技術(shù)有發(fā)送端的預(yù)加重和去加重以及接收端的CTLE均衡和DFE均衡。

均衡技術(shù)是通過均衡器（Equalizer）均衡信道的衰減、均衡數(shù)據(jù)的碼間干擾。均衡技術(shù)以前在通信領(lǐng)域使用，隨著高速串行信號的傳輸速率越來越高，均衡技術(shù)的使用場合越來越廣，比如現(xiàn)在的PCIE、USB、HDMI、DDR、DP、TBT等高速信號中都使用了均衡的技術(shù)。使用了均衡技術(shù)后，補(bǔ)償數(shù)據(jù)的高頻損耗，使信號的高頻成分與低頻成分基本均衡，從而降低高速信號的碼間干擾.

其中TX端的預(yù)加重和去加重的目的都是盡量平衡高頻分量和低頻分量，減少傳輸鏈路對高頻分量衰減大于低頻分量衰減。預(yù)加重技術(shù)就是在傳輸線的始端增強(qiáng)信號的高頻分量，以補(bǔ)償高頻分量在傳輸鏈路中較大的衰減。去加重則是降低低頻分量的始端信號。

其中RX端最常用的均衡包括FFE、CTLE、DFE。

l FFE實(shí)質(zhì)是使用數(shù)字線性高通濾波器提高信號的高頻分量，實(shí)現(xiàn)信道的補(bǔ)償, FFE是SerDes系統(tǒng)常用的均衡。為了緩解接收端均衡的壓力，通常SerDes的發(fā)送端會采用FFE均衡技術(shù)對信號進(jìn)行預(yù)均衡。

l CTLE是直接通過線性模擬高通濾波器擬合信道的衰減，實(shí)現(xiàn)信道的補(bǔ)償。信道的頻率響應(yīng)可以看做是一個(gè)低通濾波器，因此將信道和一個(gè)高通濾波器串聯(lián)就能得到一個(gè)全通的濾波器。   

l DFE為判決反饋均衡，就是將判決后的信號反饋到輸入信號上。與FFE類似，DFE也是通過數(shù)字高頻濾波器實(shí)現(xiàn)的，DFE可以只放大高頻信號，而不放大高頻噪聲。

高速傳輸鏈路評估

隨著信號數(shù)據(jù)速率的越來越高，信號的上升時(shí)間也越來越快，阻抗不匹配和偏差可能會導(dǎo)致反射，當(dāng)快上升沿的信號在電路板上遇到阻抗不連續(xù)的位置就會產(chǎn)生很大的反射，會降低信號質(zhì)量，影響信號完整性。因此走線阻抗是影響高速信號完整性的一個(gè)非常關(guān)鍵的因素。

如何驗(yàn)證測試電纜、連接器、PCB板、背板中差分和單端阻抗是否達(dá)到設(shè)計(jì)要求，成為生產(chǎn)商以及高速數(shù)字電路設(shè)計(jì)人員必須關(guān)注的問題。對于高速電路，很重要的一點(diǎn)是要保證信號傳輸路徑上阻抗的連續(xù)性，這樣可以避免信號產(chǎn)生大的反射。因此需要測試高速電路板的信號傳輸路徑上阻抗的變化情況，從而可以分析問題原因，更好地定位問題的根源，保證高質(zhì)量的產(chǎn)品快速進(jìn)入市場。

在高速信號電路設(shè)計(jì)中，經(jīng)常采用差分傳輸模式，差分阻抗的測試不同于單端阻抗測試；另外，在高速信號電路中，多個(gè)相鄰的信號之間會產(chǎn)生串?dāng)_。對PCB走線特別是差分走線的阻抗控制提出了更高的要求。如何驗(yàn)證差分阻抗是否達(dá)到設(shè)計(jì)要求成為高速設(shè)計(jì)的工程師關(guān)注的問題。目前驗(yàn)證電纜、連接器、PCB板、背板等傳輸線特性阻抗的最常用方法是TDR方法。

信號在傳輸鏈路路徑上傳輸時(shí)會有損耗，反射，串?dāng)_的問題，導(dǎo)致信號發(fā)生畸變。

l  損耗：傳輸線的損耗對不同頻率是不均勻的，頻率越高，損耗越大，上升沿越緩。速率越高，傳輸線越長，損耗所帶來的問題越嚴(yán)重，眼圖越容易閉合。

l 反射：傳輸線上分布電容、電感、和小電阻的存在，會導(dǎo)致傳輸線的分布式阻抗不均勻，信號流經(jīng)傳輸線時(shí)部分能量會沿原路反射回去，通常使用TDR來測量傳輸路徑的阻抗變化，如下圖：

l 串?dāng)_：相鄰?fù)ǖ篱g通過地線或空間輻射產(chǎn)生的互相影響。頻率越高，串?dāng)_越大。串?dāng)_會帶來額外的噪聲，毛刺，抖動，并且使得信噪比變差。遠(yuǎn)端串?dāng)_: 同向傳輸(同源)信號的干擾，幅度高，脈沖很窄。近端串?dāng)_: 反向傳輸(非同源)信號的干擾，幅度低，脈沖很

信號在傳輸過程中，對不同速率其損耗不同，反射和串?dāng)_都可以導(dǎo)致信號的波形發(fā)生 失真，導(dǎo)致眼圖閉合。通常使用矢量網(wǎng)絡(luò)分析儀VNA進(jìn)行S參數(shù)測試和TDR或VNA進(jìn)行阻抗測試。 

RX接收端容限能力的評估

要滿足高速傳輸?shù)男阅茴A(yù)期，高信號完整性至關(guān)重要，發(fā)送端一般利用實(shí)時(shí)示波器測抖動和眼圖，接收端需要利用誤碼儀進(jìn)行抖動容限測試和噪聲容限測試。接收端中包括CDR時(shí)鐘恢復(fù)、復(fù)雜的均衡和信號調(diào)理等復(fù)雜結(jié)構(gòu)。單純考察發(fā)送端是不足以保證沒有誤碼，接收端的測試也是非常重要，各種高速標(biāo)準(zhǔn)也明確提出了接收端容限測試的規(guī)范。

接收端容限測試至關(guān)重要。RX接收端是整個(gè)高速鏈路的最終環(huán)節(jié)，接收端測試由于在芯片內(nèi)部，在絕大多數(shù)場景無法直接觀測信號完整性問題。最主流的方式是通過創(chuàng)建最的壓力眼來模擬真實(shí)世界最苛刻的運(yùn)行環(huán)境。誤碼儀是構(gòu)建和校準(zhǔn)壓力眼的核心測試儀器。對于一個(gè)高速傳輸鏈路，接收端需要在最嚴(yán)苛的環(huán)境中保證可靠的接收傳輸?shù)臄?shù)據(jù)。發(fā)送端和鏈路上的各種信號完整性問題都會惡化信號，減小接收機(jī)的余量。接收端測試需要誤碼分析儀注入多種不同類型的抖動和噪聲等壓力信號，模擬嚴(yán)苛復(fù)雜的真實(shí)環(huán)境，來完成RX接收端的抖動容限和噪聲容限測試。誤碼儀是進(jìn)行高速SerDes芯片接收端測試必備儀器。

測試原理：

使用測試儀表產(chǎn)生一個(gè)劣化（注入抖動）的眼圖信號，俗稱壓力眼信號。壓力眼信號的參數(shù)有明確規(guī)定,，在不同的規(guī)范中具體指標(biāo)會有不同。通過校準(zhǔn)后的壓力眼會輸入被測接收機(jī)進(jìn)行抖動容限測試。中星聯(lián)華SL3000B系列高性能誤碼儀可提供PJ、RJ、BUJ等抖動注入，可以為RX  JTOL測試提供強(qiáng)力支持。

測試流程：

l 產(chǎn)生規(guī)范要求的抖動分量，在不同的頻點(diǎn)上分別產(chǎn)生相應(yīng)的抖動量；

l 將stressed信號注入DUT Rx；

l 統(tǒng)計(jì)DUT Tx端發(fā)出的信號的誤碼率是否達(dá)到要求

目前，中星聯(lián)華的高性能誤碼儀是國內(nèi)首個(gè)支持注入抖動和加噪聲創(chuàng)建壓力信號的高性能誤碼儀，也是目前國內(nèi)首款能夠滿足接收端抖動容限JTOL和噪聲容限ITOL測試的誤碼儀。其中可支持的注入抖動類型有低頻正弦抖動、高頻周期抖動、BUJ串?dāng)_抖動、RJ隨機(jī)抖動以及SSC擴(kuò)頻時(shí)鐘等；支持的噪聲類型有CMI和DMI和BBN寬帶白噪聲，有效地解決“卡脖子”的難題。