Altera Stratix V GX FPGA實現了與PCIe Gen3的兼容， 名列PCI-SIG Integrators名錄
2013-05-23 14:34:39 本站原創現在可以為Stratix V和PCIe Gen3解決方案提供新的Altera DMA參考設計
2013年5月23號，北京——Altera公司 (NASDAQ: ALTR)今天宣布，其28 nm Stratix® V GX FPGA已經收錄在最新的PCI-SIG® Integrators名錄中，符合PCI Express® (PCIe®) 3.0規范(Gen3)要求。在最近的PCI-SIG實驗室測試中，Stratix V GX FPGA成功通過了全部PCI-SIG兼容性和互操作性測試，包括Stratix V在內的所有三代器件都被收錄在PCIe Integrators名錄中。Cyclone V和Arria V器件含在1.1 (Gen 1)和2.0 (Gen2)名錄中，Altera全系列28 nm器件所有三代產品現在均通過了PCI-SIG的PCIe兼容性認證。
今天同時發布的還有，為滿足Stratix V客戶無縫快速設計PCIe Gen3解決方案的需求，開發了Altera直接存儲器訪問(DMA)參考設計。Stratix V GX FPGA為PCIe Gen3應用提供了增強協議棧，這些應用對帶寬要求非常高，要求以較低的成本和總功耗實現系統集成，提高靈活性。
Altera產品營銷資深總監Patrick Dorsey評論說：“Stratix V FPGA被PCIe Gen 3 Integrators名錄收錄表明我們的高性能器件非常成功。高性能Stratix V和PCIe Gen3能夠一起無縫工作，需要它們的客戶現在可以充滿信心的設計系統。此外，我們新的DMA參考設計簡化并加速了高性能PCIe Gen3x8硬件的開發?！?/span>
Altera DMA參考設計重點突出了需要PCIe Gen3x8的Stratix V設計的功能。通過展示理論最大峰值帶寬，參考設計表明Altera的Gen3解決方案幾乎能夠實現Gen3系統的全部帶寬，或者Gen3數據速率。而且，通過展示高達11 GB/秒的同時讀/寫操作，設計顯示了客戶在實際實現時能夠使用多大帶寬。DMA參考設計的特性包括：
· 與實例設計一同工作的Linux驅動
· 峰值吞吐量(250MHz時，256位142周期)
· 7.1 GB/s：背靠背Tx存儲器寫256字節負載
· 7.0 GB/s：背靠背Rx讀完成吞吐量
· 同時讀/寫操作：11.4GB/秒
面向PCIe Gen3的Altera Stratix V GX FPGA
Stratix V FPGA具有四個硬核PCIe Gen3x8知識產權(IP)模塊。PCIe Gen3 IP模塊支持x1、x2、x4和x8通路配置，每個通路傳送速率高達8-Gbps，與前一版本的Gen2 x8相比，使用Gen3 x8通路，吞吐量提高了兩倍。與相應的軟核實施方案相比，Stratix V FPGA中的PCIe IP硬核模塊節省了100,000多個邏輯單元。硬核PCIe Gen3 IP模塊將PCIe協議堆棧嵌入到FPGA中，包括了收發器模塊、物理層、數據鏈路層和會話層。Stratix V FPGA的PCIe Gen3 IP面向PCIe基本規范Rev 3.0、2.x和1.x。
Altera提供其全系列產品全面的PCI-SIG兼容解決方案，這些產品經過優化滿足了關鍵應用需求。這些解決方案包括支持端點、橋接、交換和根端口功能的可配置PCIe IP內核和開發板。
供貨信息
Altera Stratix V GX FPGA目前已經開始成品發售。Quartus® II軟件13.0版下載中提供DMA參考設計。
如果有其他問題，或者需要了解訂購信息，請聯系您當地的Altera銷售代表或者授權代理商。
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