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Altera公司今天宣布，其28 nm Stratix® V GX FPGA已經(jīng)收錄在最新的PCI-SIG® Integrators名錄中，符合PCI Express® (PCIe®) 3.0規(guī)范(Gen3)要求。在最近的PCI-SIG實(shí)驗(yàn)室測(cè)試中，Stratix V GX FPGA成功通過了全部PCI-SIG兼容性和互操作性測(cè)試，包括Stratix V在內(nèi)的所有三代器件都被收錄在PCIe Integrators名錄中。Cyclone V和Arria V器件含在1.1 (Gen 1)和2.0 (Gen2)名錄中，Altera全系列28 nm器件所有三代產(chǎn)品現(xiàn)在均通過了PCI-SIG的PCIe兼容性認(rèn)證。

今天同時(shí)發(fā)布的還有，為滿足Stratix V客戶無縫快速設(shè)計(jì)PCIe Gen3解決方案的需求，開發(fā)了Altera直接存儲(chǔ)器訪問(DMA)參考設(shè)計(jì)。Stratix V GX FPGA為PCIe Gen3應(yīng)用提供了增強(qiáng)協(xié)議棧，這些應(yīng)用對(duì)帶寬要求非常高，要求以較低的成本和總功耗實(shí)現(xiàn)系統(tǒng)集成，提高靈活性。

Altera產(chǎn)品營銷資深總監(jiān)Patrick Dorsey評(píng)論說：“Stratix V FPGA被PCIe Gen 3 Integrators名錄收錄表明我們的高性能器件非常成功。高性能Stratix V和PCIe Gen3能夠一起無縫工作，需要它們的客戶現(xiàn)在可以充滿信心的設(shè)計(jì)系統(tǒng)。此外，我們新的DMA參考設(shè)計(jì)簡化并加速了高性能PCIe Gen3x8硬件的開發(fā)。”

Altera DMA參考設(shè)計(jì)重點(diǎn)突出了需要PCIe Gen3x8的Stratix V設(shè)計(jì)的功能。通過展示理論最大峰值帶寬，參考設(shè)計(jì)表明Altera的Gen3解決方案幾乎能夠?qū)崿F(xiàn)Gen3系統(tǒng)的全部帶寬，或者Gen3數(shù)據(jù)速率。而且，通過展示高達(dá)11 GB/秒的同時(shí)讀/寫操作，設(shè)計(jì)顯示了客戶在實(shí)際實(shí)現(xiàn)時(shí)能夠使用多大帶寬。DMA參考設(shè)計(jì)的特性包括：

· 與實(shí)例設(shè)計(jì)一同工作的Linux驅(qū)動(dòng)

· 峰值吞吐量(250MHz時(shí)，256位142周期)

· 7.1 GB/s：背靠背Tx存儲(chǔ)器寫256字節(jié)負(fù)載

· 7.0 GB/s：背靠背Rx讀完成吞吐量

· 同時(shí)讀/寫操作：11.4GB/秒

面向PCIe Gen3的Altera Stratix V GX FPGA

Stratix V FPGA具有四個(gè)硬核PCIe Gen3x8知識(shí)產(chǎn)權(quán)(IP)模塊。PCIe Gen3 IP模塊支持x1、x2、x4和x8通路配置，每個(gè)通路傳送速率高達(dá)8-Gbps，與前一版本的Gen2 x8相比，使用Gen3 x8通路，吞吐量提高了兩倍。與相應(yīng)的軟核實(shí)施方案相比，Stratix V FPGA中的PCIe IP硬核模塊節(jié)省了100,000多個(gè)邏輯單元。硬核PCIe Gen3 IP模塊將PCIe協(xié)議堆棧嵌入到FPGA中，包括了收發(fā)器模塊、物理層、數(shù)據(jù)鏈路層和會(huì)話層。Stratix V FPGA的PCIe Gen3 IP面向PCIe基本規(guī)范Rev 3.0、2.x和1.x。

Altera提供其全系列產(chǎn)品全面的PCI-SIG兼容解決方案，這些產(chǎn)品經(jīng)過優(yōu)化滿足了關(guān)鍵應(yīng)用需求。這些解決方案包括支持端點(diǎn)、橋接、交換和根端口功能的可配置PCIe IP內(nèi)核和開發(fā)板。

供貨信息

Altera Stratix V GX FPGA目前已經(jīng)開始成品發(fā)售。Quartus® II軟件13.0版下載中提供DMA參考設(shè)計(jì)。