英特爾公布重大技術(shù)架構(gòu)改變，面向 CPU、GPU 和 IPU
2021-08-20 10:05:37 IT之家英特爾首個(gè)性能混合架構(gòu)，代號(hào)“Alder Lake”，以及智能的英特爾硬件線程調(diào)度器；專為數(shù)據(jù)中心設(shè)計(jì)的下一代英特爾至強(qiáng)可擴(kuò)展處理器 Sapphire Rapids；基礎(chǔ)設(shè)施處理器 (IPU)；即將推出的顯卡架構(gòu)，包括 Xe HPG 微架構(gòu)和 Xe HPC 微架構(gòu)，以及 Alchemist SoC，Ponte Vecchio SoC。
能效核
全新的英特爾能效核微架構(gòu)，曾用代號(hào)“Gracemont”。能效核可以利用各種技術(shù)進(jìn)步，在不耗費(fèi)處理器功率的情況下對(duì)工作負(fù)載進(jìn)行優(yōu)先級(jí)排序，并通過(guò)每周期指令數(shù)（IPC）改進(jìn)功能直接提高性能，這些功能包括：
擁有 5000 個(gè)條目的分支目標(biāo)緩存區(qū)，實(shí)現(xiàn)更準(zhǔn)確的分支預(yù)測(cè)
64KB 指令緩存，在不耗費(fèi)內(nèi)存子系統(tǒng)功率的情況下保存可用指令
英特爾的首款按需指令長(zhǎng)度解碼器，可生成預(yù)解碼信息
英特爾的簇亂序執(zhí)行解碼器，可在保持能效的同時(shí)，每周期解碼多達(dá) 6 條指令
后端寬度（Wide Back End）具備 5 組寬度分配（Five-wide allocation）和 8 組寬度引退、256 個(gè)亂序窗口入口和 17 個(gè)執(zhí)行端口
實(shí)現(xiàn)了 AVX 指令集以及支持整數(shù)人工智能操作的新擴(kuò)展
相比英特爾最多產(chǎn)的 CPU 內(nèi)核 Skylake，在單線程性能下，能效核能夠在相同功耗下實(shí)現(xiàn) 40% 的性能提升，或在功耗不到 40% 的情況下提供同等性能。與運(yùn)行四個(gè)線程的兩個(gè) Skylake 內(nèi)核相比，四個(gè)能效核所提供的吞吐量性能，能夠在功耗更低的情況下同時(shí)帶來(lái) 80% 的性能提升，而在提供相同吞吐量性能時(shí)，功耗減少 80%。
性能核
英特爾全新性能核微架構(gòu)，曾用代號(hào)“Golden Cove”。性能核擁有更寬、更深、更智能的架構(gòu)：
更寬：解碼器由 4 個(gè)增至 6 個(gè)，6µop 緩存增至 8µop，分配由 5 路增至 6 路，執(zhí)行端口由 10 個(gè)增至 12 個(gè)
更深：更大的物理寄存器文件（physical register files），擁有 512 條目的重排序緩沖區(qū)
更智能：提高了分支預(yù)測(cè)準(zhǔn)確度，降低了有效的一級(jí)時(shí)延，優(yōu)化了二級(jí)的全寫入預(yù)測(cè)帶寬
性能核是英特爾有史以來(lái)構(gòu)建的性能最高的 CPU 內(nèi)核，并通過(guò)以下功能突破了低時(shí)延和單線程應(yīng)用程序性能的極限：
相比目前的第 11 代英特爾酷睿處理器架構(gòu)（Cypress Cove），在通用性能的 ISO 頻率下，針對(duì)大范圍的工作負(fù)載實(shí)現(xiàn)了平均約 19% 的改進(jìn)
呈現(xiàn)出更高的并行性和執(zhí)行并行性的增加
搭載英特爾高級(jí)矩形擴(kuò)展（AMX），內(nèi)置下一代 AI 加速提升技術(shù)，用于學(xué)習(xí)推理和訓(xùn)練。AMX 包括專用硬件和新指令集架構(gòu)，以明顯提高矩陣乘法運(yùn)算
減少時(shí)延，對(duì)大型數(shù)據(jù)和代碼體積較大的應(yīng)用程序提供更好的支持
Alder Lake 客戶端 SoC
代號(hào)為“Alder Lake”的英特爾下一代客戶端架構(gòu)是英特爾的首款性能混合架構(gòu)，它首次集成了兩種內(nèi)核類型：性能核和能效核。Alder Lake 基于 Intel 7 制程工藝打造而成，支持最新內(nèi)存和最快 I/O。
Alder Lake 支持從超便攜式筆記本，到發(fā)燒級(jí)，到商用臺(tái)式機(jī)的所有客戶端設(shè)備，它采用了單一、高度可擴(kuò)展的 SoC 架構(gòu)，提供三類產(chǎn)品設(shè)計(jì)形態(tài)：
高性能、雙芯片、插座式的臺(tái)式機(jī)處理器 ，具有領(lǐng)先性能和能效。支持高規(guī)格的內(nèi)存和 I/O
高性能筆記本處理器，采用 BGA 封裝，并加入圖像單元，更大的 Xe 顯卡和 Thunderbolt 4 連接
輕薄、低功耗的筆記本處理器，采用高密度的封裝，配置優(yōu)化的 I/O 和電能傳輸
英特爾需要在不影響功率的情況下滿足計(jì)算和 I/O 代理對(duì)帶寬的需求。為了解決這一挑戰(zhàn)，英特爾設(shè)計(jì)了三種獨(dú)立的內(nèi)部總線，每一種都采用基于需求的實(shí)時(shí)啟發(fā)式后處理方式。
? 計(jì)算內(nèi)部總線可支持高達(dá) 1000GBps—— 即每個(gè)內(nèi)核或每集群 100GBps，通過(guò)最后一級(jí)緩存將內(nèi)核和顯卡連接到內(nèi)存
具有高動(dòng)態(tài)頻率范圍，并且能夠動(dòng)態(tài)選擇數(shù)據(jù)路徑，根據(jù)實(shí)際總線結(jié)構(gòu)負(fù)載而進(jìn)行時(shí)延和帶寬優(yōu)化
根據(jù)利用率動(dòng)態(tài)調(diào)整最后一級(jí)緩存策略 —— 也就是“包含”或“不包含”
? I/O 內(nèi)部總線支持可高達(dá) 64GBps，連接不同類型的 I/O 和內(nèi)部設(shè)備，能在不干擾設(shè)備正常運(yùn)行的情況下無(wú)縫改變速度，選擇內(nèi)部總線速度來(lái)匹配所需的數(shù)據(jù)傳輸量
? 內(nèi)存結(jié)構(gòu)可提供高達(dá) 204GBps 的數(shù)據(jù)，并動(dòng)態(tài)擴(kuò)展其總線寬度和速度，以支持高帶寬、低時(shí)延或低功耗的多個(gè)操作點(diǎn)
英特爾硬件線程調(diào)度器
為使性能核和能效核與操作系統(tǒng)無(wú)縫協(xié)作，英特爾開(kāi)發(fā)了一種改進(jìn)的調(diào)度技術(shù)，稱之為“英特爾硬件線程調(diào)度器”。硬件線程調(diào)度器直接內(nèi)置于硬件中，可提供對(duì)內(nèi)核狀態(tài)和線程指令混合比的低級(jí)遙測(cè)，讓操作系統(tǒng)能夠在恰當(dāng)?shù)臅r(shí)間將合適的線程放置在合適的內(nèi)核上。硬件線程調(diào)度器具有動(dòng)態(tài)性和自適應(yīng)性 —— 它會(huì)根據(jù)實(shí)時(shí)的計(jì)算需求調(diào)整調(diào)度決策 —— 而非一種簡(jiǎn)單的、基于規(guī)則的靜態(tài)方法。
傳統(tǒng)意義上，操作系統(tǒng)會(huì)根據(jù)有限的可用數(shù)據(jù)做出決策，如前臺(tái)和后臺(tái)任務(wù)。硬件線程調(diào)度器可通過(guò)以下方式增加新維度：
使用硬件遙測(cè)工具將需要更高性能的線程引導(dǎo)到當(dāng)時(shí)適合的性能核上
更精細(xì)地監(jiān)控指令組合、每?jī)?nèi)核當(dāng)前狀態(tài)以及相關(guān)的微架構(gòu)遙測(cè)，從而幫助操作系統(tǒng)做出更智能的調(diào)度決策
通過(guò)與微軟合作，優(yōu)化英特爾硬件線程調(diào)度器在 Windows11 上的性能
擴(kuò)展 PowerThrottling API，使得開(kāi)發(fā)人員能夠?yàn)槠渚€程明確指定服務(wù)質(zhì)量屬性
應(yīng)用全新 EcoQoS 分類，該分類可讓調(diào)度程序獲悉線程是否更傾向于能效（此類線程會(huì)被調(diào)度到能效核）
Xe HPG 微架構(gòu)和 Alchemist SoC
Xe HPG 是一款全新的獨(dú)立顯卡微架構(gòu)。Xe HPG 微架構(gòu)為 Alchemist 系列 SoC 提供動(dòng)力，首批相關(guān)產(chǎn)品將于 2022 年第一季度上市，并采用新的品牌名 —— 英特爾銳炫（Intel Arc）。Xe HPG 微架構(gòu)采用全新的 Xe 內(nèi)核，是一款聚焦計(jì)算、可編程且可擴(kuò)展的元件。
客戶端顯卡路線圖包括 Alchemist（此前稱之為 DG2）、Battlemage、Celestial 和 Druid SoC。在演講中，英特爾展示了微架構(gòu)細(xì)節(jié)，并分享了在試產(chǎn)階段的 Alchemist SoC 上運(yùn)行的演示視頻，包括真實(shí)游戲展示，虛幻引擎 5 測(cè)試良好，全新的基于神經(jīng)網(wǎng)絡(luò)的超取樣技術(shù) XeSS 等。
基于 Xe HPG 微架構(gòu)的 Alchemist SoC 能夠提供可擴(kuò)展性和計(jì)算效率，并擁有以下關(guān)鍵架構(gòu)特征：
多達(dá) 8 個(gè)具有固定功能的渲染切片，專為 DirectX 12 Ultimate 設(shè)計(jì)
全新 Xe 內(nèi)核，擁有 16 個(gè)矢量引擎和 16 個(gè)矩陣引擎（被稱為 XMX，即 Xe Matrix eXtension）、高速緩存和共享內(nèi)部顯存
支持 DirectX Raytracing（DXR）和 Vulkan Ray Tracing 的新光線追蹤單元
通過(guò)架構(gòu)、邏輯設(shè)計(jì)、電路設(shè)計(jì)、制程工藝技術(shù)和軟件優(yōu)化，相比 Xe LP 微架構(gòu)實(shí)現(xiàn) 1.5 倍的頻率提升和 1.5 倍的每瓦性能提升
使用臺(tái)積電的 N6 制程節(jié)點(diǎn)上進(jìn)行制造
XeSS
XeSS 利用 Alchemist 的內(nèi)置 XMX AI 加速，帶來(lái)了一種可實(shí)現(xiàn)高性能和高保真視覺(jué)的全新升頻技術(shù)。其使用深度學(xué)習(xí)來(lái)合成接近原生高分辨率渲染質(zhì)量的圖像。英特爾表示，憑借 XeSS ，那些只能在低畫質(zhì)設(shè)置或低分辨率下玩的游戲也能在更高畫質(zhì)設(shè)置和分辨率下順利運(yùn)行。
XeSS 的工作原理是通過(guò)從相鄰像素，以及對(duì)前一幀進(jìn)行運(yùn)動(dòng)補(bǔ)償，來(lái)重建子像素細(xì)節(jié)
重構(gòu)由經(jīng)過(guò)訓(xùn)練的神經(jīng)網(wǎng)絡(luò)執(zhí)行，可提供高性能和高畫質(zhì)，同時(shí)性能提升高達(dá)兩倍
XeSS 憑借 DP4a 指令，在包括集成顯卡在內(nèi)的各種硬件上提供基于 AI 的超級(jí)采樣
多家早期的游戲開(kāi)發(fā)商已開(kāi)始使用 XeSS，本月將向獨(dú)立軟件供應(yīng)商（ISV）提供 XMX 初始版本的 SDK，DP4a 版本將于今年晚些時(shí)候推出
下一代英特爾至強(qiáng)可擴(kuò)展處理器（代號(hào)為“Sapphire Rapids”)
Sapphire Rapids 的核心是一個(gè)分區(qū)塊、模塊化的 SoC 架構(gòu)，采用英特爾的嵌入式多芯片互連橋接（EMIB）封裝技術(shù)，在保持單晶片 CPU 接口優(yōu)勢(shì)的同時(shí)，具有顯著的可擴(kuò)展性。Sapphire Rapids 提供了一個(gè)單一、平衡的統(tǒng)一內(nèi)存訪問(wèn)架構(gòu)，每個(gè)線程均可完全訪問(wèn)緩存、內(nèi)存和 I/O 等所有單元上的全部資源，由此實(shí)現(xiàn)整個(gè) SoC 具有一致的低時(shí)延和高橫向帶寬。
Sapphire Rapids 基于 Intel 7 制程工藝技術(shù)，采用英特爾全新的性能核微架構(gòu)。
Sapphire Rapids 提供數(shù)據(jù)中心相關(guān)加速器，包括新的指令集架構(gòu)和集成 IP，以在各種客戶工作負(fù)載和使用中提升性能。新的內(nèi)置加速器引擎包括：
英特爾加速器接口架構(gòu)指令集（AIA）—— 支持對(duì)加速器和設(shè)備的有效調(diào)度、同步和信號(hào)傳遞
英特爾高級(jí)矩陣擴(kuò)展（AMX）——Sapphire Rapids 中引入的新加速引擎，可為深度學(xué)習(xí)算法核心的 Tensor 處理提供大幅加速。其可以在每個(gè)周期內(nèi)進(jìn)行 2000 次 INT8 運(yùn)算和 1000 次 BFP16 運(yùn)算，實(shí)現(xiàn)計(jì)算能力的大幅提升。使用早期的 Sapphire Rapids 芯片，與使用英特爾 AVX-512 VNNI 指令的相同微基準(zhǔn)測(cè)試版本相比，使用新的英特爾 AMX 指令集擴(kuò)展優(yōu)化的內(nèi)部矩陣乘法微基準(zhǔn)測(cè)試的運(yùn)行速度提高了 7 倍以上，為 AI 工作負(fù)載中的訓(xùn)練和推理上提供了顯著的性能提升
英特爾數(shù)據(jù)流加速器（DSA）—— 旨在卸載最常見(jiàn)的數(shù)據(jù)移動(dòng)任務(wù)，這些任務(wù)會(huì)導(dǎo)致數(shù)據(jù)中心規(guī)模部署中的開(kāi)銷。英特爾 DSA 改進(jìn)了對(duì)這些開(kāi)銷任務(wù)的處理，以提供更高的整體工作負(fù)載性能，并可以在 CPU、內(nèi)存和緩存以及所有附加的內(nèi)存、存儲(chǔ)和網(wǎng)絡(luò)設(shè)備之間移動(dòng)數(shù)據(jù)
基礎(chǔ)設(shè)施處理器（IPU）
IPU 是一種可編程的網(wǎng)絡(luò)設(shè)備，旨在使云和通信服務(wù)提供商減少在中央處理器（CPU）方面的開(kāi)銷。英特爾推出了以下 IPU 家族的新成員。
Mount Evans 是英特爾的首個(gè) ASIC IPU。Mount Evans 是與一家云服務(wù)提供商共同設(shè)計(jì)和開(kāi)發(fā)的。
超大規(guī)模就緒，提供高性能網(wǎng)絡(luò)和存儲(chǔ)虛擬化卸載，同時(shí)保持高度控制
提供業(yè)界一流的可編程數(shù)據(jù)包處理引擎，支持防火墻和虛擬路由等用例
使用硬件加速的 NVMe 存儲(chǔ)接口，該接口擴(kuò)展自英特爾傲騰技術(shù)，以模擬 NVMe 設(shè)備
采用英特爾高性能 Quick Assist 技術(shù)，部署高級(jí)加密和壓縮加速
可使用現(xiàn)有普遍部署的 DPDK、SPDK 等軟件環(huán)境進(jìn)行編程，并且可以采用英特爾 Barefoot Switch 部門開(kāi)創(chuàng)的 P4 編程語(yǔ)言來(lái)配置管線
Oak Springs Canyon 是一個(gè) IPU 參考平臺(tái)，基于英特爾至強(qiáng) D 處理器（Intel Xeon-D）和英特爾 Agilex FPGA 構(gòu)建：
卸載 Open Virtual Switch（OVS）等網(wǎng)絡(luò)虛擬化功能以及 NVMe over Fabric 和 RoCE v2 等存儲(chǔ)功能，并提供硬化的加密模塊，提供 2x 100Gb 以太網(wǎng)網(wǎng)絡(luò)接口
使用現(xiàn)有普遍部署的軟件環(huán)境進(jìn)行編程，包括已在 x86 上優(yōu)化的 DPDK 和 SPDK
IT之家了解到，英特爾 N6000 加速開(kāi)發(fā)平臺(tái)，代號(hào)為“Arrow Creek”，是專為搭載至強(qiáng)服務(wù)器設(shè)計(jì)的 SmartNIC。其特性包括：
英特爾 Agilex FPGA。用于高性能的 100GB 網(wǎng)絡(luò)加速的英特爾以太網(wǎng) 800 系列控制器
支持多種基礎(chǔ)設(shè)施工作負(fù)載，使通信服務(wù)提供商（CoSP）能夠提供靈活的加速工作負(fù)載，如 Juniper Contrail、OVS 和 SRv6，它以英特爾 PAC-N3000 的成功為基礎(chǔ)
Ponte Vecchio 基于 Xe HPC 微架構(gòu)。英特爾公布了 Xe HPC 微架構(gòu)的 IP 模塊信息；包括每個(gè) Xe 核的 8 個(gè)矢量和矩陣引擎（稱為 XMX Xe Matrix eXtensions）；切片和堆棧信息；以及包括計(jì)算、基礎(chǔ)和 Xe Link 單元的處理節(jié)點(diǎn)的單元信息。在架構(gòu)日上，英特爾表示，早期的 Ponte Vecchio 芯片展示了領(lǐng)先的性能，在流行的 AI 基準(zhǔn)測(cè)試中創(chuàng)造了推理和訓(xùn)練吞吐量的行業(yè)記錄。英特爾 A0 芯片性能提供了高于 45 TFLOPS 的 FP32 吞吐量，高于 5 TBps 的內(nèi)存結(jié)構(gòu)帶寬，以及高于 2 TBps 的連接帶寬。同時(shí)，英特爾分享了一段演示視頻，展示了 ResNet 推理性能超過(guò) 43,000 張圖像/秒和超過(guò)每秒 3400 張圖像/秒的 ResNet 訓(xùn)練。
Ponte Vecchio 由多個(gè)復(fù)雜的設(shè)計(jì)組成，這些設(shè)計(jì)以單元形式呈現(xiàn)，然后通過(guò)嵌入式多芯片互連橋接（EMIB）單元進(jìn)行組裝，實(shí)現(xiàn)單元之間的低功耗、高速連接。這些設(shè)計(jì)均被集成于 Foveros 封裝中，為提高功率和互連密度形成有源芯片的 3D 堆疊。高速 MDFI 互連允許 1 到 2 個(gè)堆棧的擴(kuò)展。
計(jì)算單元是一個(gè)密集的多個(gè) Xe 內(nèi)核，是 Ponte Vecchio 的核心。
一塊單元有 8 個(gè) Xe 內(nèi)核，總共有 4MB 一級(jí)緩存，是提供高效計(jì)算的關(guān)鍵
基于臺(tái)積電先進(jìn)的 N5 制程工藝技術(shù)
英特爾已通過(guò)設(shè)計(jì)基礎(chǔ)設(shè)施設(shè)置和工具流程以及方法，為測(cè)試和驗(yàn)證該節(jié)點(diǎn)的單元鋪平了道路
該單元具有極其緊湊的 36 微米凸點(diǎn)間距，可與 Foveros 進(jìn)行 3D 堆疊
基礎(chǔ)單元是 Ponte Vecchio 的連接組織。它是基于 Intel 7 制程工藝的大型芯片，針對(duì) Foveros 技術(shù)進(jìn)行了優(yōu)化。
基礎(chǔ)單元是所有復(fù)雜的 I/O 和高帶寬組件與 SoC 基礎(chǔ)設(shè)施 ——PCIe Gen5、HBM2e 內(nèi)存、連接不同單元 MDFI 鏈路和 EMIB 橋接
采用高 2D 互連的超高帶寬 3D 連接時(shí)延很低，使其成為一臺(tái)無(wú)限連接的機(jī)器
英特爾技術(shù)開(kāi)發(fā)團(tuán)隊(duì)致力于滿足帶寬、凸點(diǎn)間距和信號(hào)完整性方面的要求
Xe 鏈路單元提供了 GPU 之間的連接，支持每單元 8 個(gè)鏈路。
對(duì) HPC 和 AI 計(jì)算的擴(kuò)展至關(guān)重要
旨在實(shí)現(xiàn)支持高達(dá) 90G 的更高速 SerDes
該單元已被添加到“極光”（Aurora）百億億次級(jí)超級(jí)計(jì)算機(jī)的擴(kuò)展解決方案中
Ponte Vecchio 已走下生產(chǎn)線進(jìn)行上電驗(yàn)證，并已開(kāi)始向客戶提供限量樣品。Ponte Vecchio 預(yù)計(jì)將于 2022 年面向 HPC 和 AI 市場(chǎng)發(fā)布。
oneAPI
目前，NVIDIA GPU、AMD GPU 和 Arm CPU 均有 Data Parallel C++（DPC++）和 oneAPI 庫(kù)。同時(shí)，英特爾還提供了商業(yè)產(chǎn)品，包括基本的 oneAPI 基礎(chǔ)工具包，它在規(guī)范語(yǔ)言和庫(kù)之外增加了編譯器、分析器、調(diào)試器和移植工具。
英特爾的 oneAPI 工具包擁有超過(guò) 20 萬(wàn)次單獨(dú)安裝
市場(chǎng)上部署的 300 多個(gè)應(yīng)用程序采用了 oneAPI 的統(tǒng)一編程模型
超過(guò) 80 個(gè) HPC 和 AI 應(yīng)用程序使用英特爾 oneAPI 工具包在 Xe HPC 微架構(gòu)上運(yùn)行
5 月份發(fā)布的 1.1 版臨時(shí)規(guī)范為深度學(xué)習(xí)工作負(fù)載和高級(jí)光線追蹤庫(kù)添加了新的圖形接口，預(yù)計(jì)將在年底完成
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