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你可能常常認(rèn)為處理器相對(duì)較小，但臺(tái)積電（TSMC）正在開(kāi)發(fā)其一種先進(jìn)的晶圓鍵合和堆疊封裝技術(shù)（CoWoS）版本，這將使其合作伙伴能夠制造出 9.5 倍光刻掩模版尺寸（7885 平方毫米）的多芯片組件，并且這些組件將依賴于尺寸為 12×15厘米（18000 平方毫米）的基板，這略大于一張 CD 盒的尺寸。臺(tái)積電稱，這些龐然大物般的處理器性能可能達(dá)到標(biāo)準(zhǔn)處理器的 40 倍之多。

幾乎所有現(xiàn)代高性能數(shù)據(jù)中心級(jí)別的處理器都采用了多芯片設(shè)計(jì)，而且隨著對(duì)性能的需求不斷增加，開(kāi)發(fā)人員希望在其產(chǎn)品中集成更多的芯片。

為了滿足這一需求，臺(tái)積電正在提升其封裝能力，以支持用于高性能計(jì)算和人工智能應(yīng)用的更大尺寸的芯片組件。在其北美技術(shù)研討會(huì)上，臺(tái)積電公布了其新的 3DFabric 路線圖，該路線圖旨在將中介層尺寸擴(kuò)展到遠(yuǎn)遠(yuǎn)超出當(dāng)前的限制。

從大到巨大

目前，臺(tái)積電的 CoWoS 技術(shù)提供的芯片封裝解決方案能夠使中介層尺寸達(dá)到 2831 平方毫米，大約是該公司光刻掩模版（光掩模）尺寸限制（按照極紫外光刻（EUV）標(biāo)準(zhǔn)，每個(gè)掩模版為 858 平方毫米，而臺(tái)積電采用的是 830 平方毫米）的 3.3 倍。AMD 的 Instinct MI300X 加速器和英偉達(dá)（Nvidia）的 B200 GPU 等產(chǎn)品已經(jīng)利用了這一能力，這些產(chǎn)品將兩個(gè)用于計(jì)算的大型邏輯芯片與八層堆疊的 HBM3 或 HBM3E 內(nèi)存相結(jié)合。但這對(duì)于未來(lái)的應(yīng)用來(lái)說(shuō)還不夠。

明年的某個(gè)時(shí)候，或者稍晚一些，臺(tái)積電計(jì)劃推出其下一代 CoWoS-L 封裝技術(shù)，該技術(shù)將支持最大尺寸為 4719 平方毫米的中介層，大約是標(biāo)準(zhǔn)光刻掩模版面積的 5.5 倍。這種封裝將能夠容納多達(dá) 12 層堆疊的高帶寬內(nèi)存，并且將需要尺寸為 100×100 毫米（10000 平方毫米）的更大基板。該公司預(yù)計(jì)，基于這一代封裝技術(shù)構(gòu)建的解決方案將提供比當(dāng)前設(shè)計(jì)高出三倍半以上的計(jì)算性能。雖然這一解決方案對(duì)于配備 12 層 HBM4 內(nèi)存堆疊的英偉達(dá) Rubin GPU 來(lái)說(shuō)可能已經(jīng)足夠，但那些將提供更高計(jì)算能力的處理器將需要集成更多的芯片。

展望更遠(yuǎn)的未來(lái)，臺(tái)積電打算更加積極地?cái)U(kuò)展這種封裝方式。該公司計(jì)劃提供面積高達(dá) 7885 平方毫米的中介層，大約是光掩模尺寸限制的 9.5 倍，安裝在 120×150 毫米的基板上（作為參考，一個(gè)標(biāo)準(zhǔn)的 CD 珠寶盒尺寸大約為 142×125 毫米）。

這比臺(tái)積電去年展示的安裝在 120×120 毫米基板上的 8 倍光刻掩模版尺寸的多芯片組件有所增加，而這種增加很可能反映了代工廠客戶的需求。預(yù)計(jì)這樣的封裝將支持四個(gè) 3D 堆疊集成芯片系統(tǒng)（SoIC，例如，一個(gè)堆疊在 N3 邏輯芯片之上的 N2/A16 芯片）、12 層 HBM4 內(nèi)存堆疊，以及額外的輸入 / 輸出芯片（I/O 芯片）。

然而，臺(tái)積電擁有一些追求極致性能并且愿意為此買(mǎi)單的客戶。對(duì)于這些客戶，臺(tái)積電提供了其晶圓級(jí)系統(tǒng)集成（SoW-X）技術(shù)，該技術(shù)能夠?qū)崿F(xiàn)晶圓級(jí)別的集成。目前，只有 Cerebras 公司和特斯拉公司在其用于人工智能的 WFE 和 Dojo 處理器中使用了晶圓級(jí)集成技術(shù)，但臺(tái)積電認(rèn)為，除了這兩家公司之外，還會(huì)有其他具有類似需求的客戶。

功率傳輸

毫無(wú)疑問(wèn)，9.5 倍光刻掩模版尺寸或晶圓尺寸的處理器很難制造和組裝。但這些多芯片解決方案需要高達(dá)數(shù)千瓦級(jí)別的大電流功率傳輸，這對(duì)于服務(wù)器制造商和芯片開(kāi)發(fā)人員來(lái)說(shuō)變得越來(lái)越困難，因此需要在系統(tǒng)層面解決這個(gè)問(wèn)題。在其 2025 年技術(shù)研討會(huì)上，臺(tái)積電概述了一項(xiàng)旨在實(shí)現(xiàn)千瓦級(jí)高效且可擴(kuò)展功率傳輸?shù)墓β蕚鬏敳呗浴?/span>

為了滿足具有千瓦級(jí)功率需求的處理器，臺(tái)積電希望將采用臺(tái)積電 N16 FinFET 技術(shù)制造的帶有硅通孔（TSV）的單片電源管理集成電路（PMIC）和晶圓上的電感器，直接集成到帶有再分布層（RDL）中介層的 CoWoS-L 封裝中，從而實(shí)現(xiàn)通過(guò)基板本身進(jìn)行功率路由。這縮短了電源和有源芯片之間的距離，降低了寄生電阻，并提高了系統(tǒng)級(jí)的功率完整性。

臺(tái)積電聲稱，其基于 N16 技術(shù)的 PMIC 能夠在所需的電流水平下輕松實(shí)現(xiàn)對(duì)動(dòng)態(tài)電壓調(diào)節(jié)（DVS）的細(xì)粒度電壓控制，與傳統(tǒng)方法相比，實(shí)現(xiàn)高達(dá)五倍的功率傳輸密度。此外，直接內(nèi)置在中介層或硅基板中的嵌入式深溝槽電容器（eDTC/DTC）提供了高密度去耦（高達(dá) 2500 納法 / 平方毫米），通過(guò)過(guò)濾芯片附近的電壓波動(dòng)來(lái)提高功率穩(wěn)定性，即使在工作負(fù)載快速變化的情況下也能確?？煽窟\(yùn)行。這種嵌入式方法實(shí)現(xiàn)了有效的動(dòng)態(tài)電壓調(diào)節(jié)和改善的瞬態(tài)響應(yīng)，這兩者對(duì)于在復(fù)雜的多核或多芯片設(shè)計(jì)中管理功率效率都至關(guān)重要。

總的來(lái)說(shuō)，臺(tái)積電的功率傳輸方法反映了向系統(tǒng)級(jí)協(xié)同優(yōu)化的轉(zhuǎn)變，在這種優(yōu)化中，向芯片的功率傳輸被視為芯片、封裝和系統(tǒng)設(shè)計(jì)的一個(gè)組成部分，而不是每個(gè)組件的獨(dú)立特性。

外形尺寸和散熱

采用更大尺寸的中介層將對(duì)系統(tǒng)設(shè)計(jì)產(chǎn)生影響，特別是在封裝外形尺寸方面。計(jì)劃中的 100×100 毫米基板接近開(kāi)放式加速器模塊（OAM）2.0 外形尺寸的物理極限，OAM 2.0 的尺寸為 102×165 毫米。隨后的 120×150 毫米基板將超出這些尺寸，可能需要新的模塊封裝和電路板布局標(biāo)準(zhǔn)來(lái)適應(yīng)增大的尺寸。

除了物理限制和功耗之外，這些巨大的多芯片系統(tǒng)級(jí)封裝（SiP）會(huì)產(chǎn)生大量的熱量。為了解決這個(gè)問(wèn)題，硬件制造商已經(jīng)在探索先進(jìn)的散熱方法，包括直接液冷（英偉達(dá)已經(jīng)在其 GB200/GB300 NVL72 設(shè)計(jì)中采用了這一技術(shù)）和浸沒(méi)式冷卻技術(shù)，以應(yīng)對(duì)與數(shù)千瓦處理器相關(guān)的熱負(fù)荷。然而，臺(tái)積電無(wú)法在芯片或系統(tǒng)級(jí)封裝層面解決這個(gè)問(wèn)題 —— 至少目前是這樣。