臺積電將推芯片怪獸：CD盒大小、千瓦級功耗、性能飆升40倍！
2025-04-25 11:37:14 EETOP你可能常常認為處理器相對較小，但臺積電（TSMC）正在開發其一種先進的晶圓鍵合和堆疊封裝技術（CoWoS）版本，這將使其合作伙伴能夠制造出 9.5 倍光刻掩模版尺寸（7885 平方毫米）的多芯片組件，并且這些組件將依賴于尺寸為 12×15厘米（18000 平方毫米）的基板，這略大于一張 CD 盒的尺寸。臺積電稱，這些龐然大物般的處理器性能可能達到標準處理器的 40 倍之多。
幾乎所有現代高性能數據中心級別的處理器都采用了多芯片設計，而且隨著對性能的需求不斷增加，開發人員希望在其產品中集成更多的芯片。
為了滿足這一需求，臺積電正在提升其封裝能力，以支持用于高性能計算和人工智能應用的更大尺寸的芯片組件。在其北美技術研討會上，臺積電公布了其新的 3DFabric 路線圖，該路線圖旨在將中介層尺寸擴展到遠遠超出當前的限制。
從大到巨大
目前，臺積電的 CoWoS 技術提供的芯片封裝解決方案能夠使中介層尺寸達到 2831 平方毫米，大約是該公司光刻掩模版（光掩模）尺寸限制（按照極紫外光刻（EUV）標準，每個掩模版為 858 平方毫米，而臺積電采用的是 830 平方毫米）的 3.3 倍。AMD 的 Instinct MI300X 加速器和英偉達（Nvidia）的 B200 GPU 等產品已經利用了這一能力，這些產品將兩個用于計算的大型邏輯芯片與八層堆疊的 HBM3 或 HBM3E 內存相結合。但這對于未來的應用來說還不夠。
明年的某個時候，或者稍晚一些，臺積電計劃推出其下一代 CoWoS-L 封裝技術，該技術將支持最大尺寸為 4719 平方毫米的中介層，大約是標準光刻掩模版面積的 5.5 倍。這種封裝將能夠容納多達 12 層堆疊的高帶寬內存，并且將需要尺寸為 100×100 毫米（10000 平方毫米）的更大基板。該公司預計，基于這一代封裝技術構建的解決方案將提供比當前設計高出三倍半以上的計算性能。雖然這一解決方案對于配備 12 層 HBM4 內存堆疊的英偉達 Rubin GPU 來說可能已經足夠，但那些將提供更高計算能力的處理器將需要集成更多的芯片。
展望更遠的未來，臺積電打算更加積極地擴展這種封裝方式。該公司計劃提供面積高達 7885 平方毫米的中介層，大約是光掩模尺寸限制的 9.5 倍，安裝在 120×150 毫米的基板上（作為參考，一個標準的 CD 珠寶盒尺寸大約為 142×125 毫米）。
這比臺積電去年展示的安裝在 120×120 毫米基板上的 8 倍光刻掩模版尺寸的多芯片組件有所增加，而這種增加很可能反映了代工廠客戶的需求。預計這樣的封裝將支持四個 3D 堆疊集成芯片系統（SoIC，例如，一個堆疊在 N3 邏輯芯片之上的 N2/A16 芯片）、12 層 HBM4 內存堆疊，以及額外的輸入 / 輸出芯片（I/O 芯片）。
然而，臺積電擁有一些追求極致性能并且愿意為此買單的客戶。對于這些客戶，臺積電提供了其晶圓級系統集成（SoW-X）技術，該技術能夠實現晶圓級別的集成。目前，只有 Cerebras 公司和特斯拉公司在其用于人工智能的 WFE 和 Dojo 處理器中使用了晶圓級集成技術，但臺積電認為，除了這兩家公司之外，還會有其他具有類似需求的客戶。
功率傳輸
毫無疑問，9.5 倍光刻掩模版尺寸或晶圓尺寸的處理器很難制造和組裝。但這些多芯片解決方案需要高達數千瓦級別的大電流功率傳輸，這對于服務器制造商和芯片開發人員來說變得越來越困難，因此需要在系統層面解決這個問題。在其 2025 年技術研討會上，臺積電概述了一項旨在實現千瓦級高效且可擴展功率傳輸的功率傳輸策略。
為了滿足具有千瓦級功率需求的處理器，臺積電希望將采用臺積電 N16 FinFET 技術制造的帶有硅通孔（TSV）的單片電源管理集成電路（PMIC）和晶圓上的電感器，直接集成到帶有再分布層（RDL）中介層的 CoWoS-L 封裝中，從而實現通過基板本身進行功率路由。這縮短了電源和有源芯片之間的距離，降低了寄生電阻，并提高了系統級的功率完整性。
臺積電聲稱，其基于 N16 技術的 PMIC 能夠在所需的電流水平下輕松實現對動態電壓調節（DVS）的細粒度電壓控制，與傳統方法相比，實現高達五倍的功率傳輸密度。此外，直接內置在中介層或硅基板中的嵌入式深溝槽電容器（eDTC/DTC）提供了高密度去耦（高達 2500 納法 / 平方毫米），通過過濾芯片附近的電壓波動來提高功率穩定性，即使在工作負載快速變化的情況下也能確保可靠運行。這種嵌入式方法實現了有效的動態電壓調節和改善的瞬態響應，這兩者對于在復雜的多核或多芯片設計中管理功率效率都至關重要。
總的來說，臺積電的功率傳輸方法反映了向系統級協同優化的轉變，在這種優化中，向芯片的功率傳輸被視為芯片、封裝和系統設計的一個組成部分，而不是每個組件的獨立特性。
外形尺寸和散熱
采用更大尺寸的中介層將對系統設計產生影響，特別是在封裝外形尺寸方面。計劃中的 100×100 毫米基板接近開放式加速器模塊（OAM）2.0 外形尺寸的物理極限，OAM 2.0 的尺寸為 102×165 毫米。隨后的 120×150 毫米基板將超出這些尺寸，可能需要新的模塊封裝和電路板布局標準來適應增大的尺寸。
除了物理限制和功耗之外，這些巨大的多芯片系統級封裝（SiP）會產生大量的熱量。為了解決這個問題，硬件制造商已經在探索先進的散熱方法，包括直接液冷（英偉達已經在其 GB200/GB300 NVL72 設計中采用了這一技術）和浸沒式冷卻技術，以應對與數千瓦處理器相關的熱負荷。然而，臺積電無法在芯片或系統級封裝層面解決這個問題 —— 至少目前是這樣。
