一張晶圓只做一顆芯片！中國科學(xué)家發(fā)表論文——大芯片：挑戰(zhàn)、模型和架構(gòu)
2024-01-05 12:10:34 EETOP中國科學(xué)院計(jì)算技術(shù)研究所的研究人員剛剛在《Fundamental Research》雜志上發(fā)表了一篇論文討論了光刻和小芯片的局限性，并提出了一種他們稱之為“大芯片”的架構(gòu)，該架構(gòu)模仿了不幸的晶圓級(jí)Trilogy Systems 在 20 世紀(jì) 80 年代的努力以及Cerebras Systems 在 2019年推出成功的晶圓級(jí)架構(gòu)。
(https://www.sciencedirect.com/science/article/pii/S2667325823003709)
我們知道埃隆·馬斯克(Elon Musk) 的特斯拉正在打造自己的“Dojo”超級(jí)計(jì)算機(jī)芯片，但這不是晶圓級(jí)設(shè)計(jì)，而是將Dojo D1 核心復(fù)雜地封裝成某種東西，如果你瞇著眼睛看，它看起來就像是由 360 個(gè)小芯片構(gòu)建的晶圓級(jí)插槽。也許通過 Dojo2 芯片，特斯拉將轉(zhuǎn)向真正的晶圓級(jí)設(shè)計(jì)。看起來并不需要做很多工作就能完成這樣的壯舉。
中國科學(xué)院的這篇論文討論了很多關(guān)于為什么需要開發(fā)晶圓級(jí)器件的問題，但沒有提供太多關(guān)于他們開發(fā)的大芯片架構(gòu)實(shí)際上是什么樣子的細(xì)節(jié)。它并沒有表明 Big Chip 是否會(huì)像特斯拉對(duì) Dojo 那樣采用小芯片方法，或者像 Cerebras 從一開始就一路向晶圓級(jí)發(fā)展。
據(jù)中科院研究人員介紹，名為“浙江”的大芯片實(shí)施將在22 納米工藝。
“浙江”大芯片由 16 個(gè)小芯片組成，每個(gè)小芯片有 16 個(gè)RISC-V 內(nèi)核。研究人員表示，該設(shè)計(jì)能夠在單個(gè)分立器件中擴(kuò)展至100 個(gè)小芯片，我們過去稱之為插槽，但對(duì)我們來說聽起來更像是系統(tǒng)板。目前尚不清楚這 100 個(gè)小芯片將如何配置，也不清楚這些小芯片將實(shí)現(xiàn)什么樣的內(nèi)存架構(gòu)（陣列中將有 1,600 個(gè)內(nèi)核）。
我們所知道的是，隨著“浙江”大芯片迭代，有 16 個(gè)RISC-V 處理器使用芯片上的網(wǎng)絡(luò)在共享主內(nèi)存上進(jìn)行對(duì)稱多處理，相互連接，并且小芯片之間有 SMP 鏈接，因此每個(gè)塊可以在整個(gè)復(fù)合體中共享內(nèi)存。
以下是如何使用中介層將 16 個(gè)小芯片捆綁在一起形成具有共享內(nèi)存的 256 核計(jì)算復(fù)合體，從而實(shí)現(xiàn)芯片間 (D2D) 互連：
中科院研究人員表示，絕對(duì)沒有什么可以阻止這種小芯片設(shè)計(jì)以晶圓級(jí)實(shí)現(xiàn)。然而，對(duì)于這次迭代，看起來它將是使用 2.5D 中介層互連的小芯片。
互連與計(jì)算元件一樣重要，這在系統(tǒng)和子系統(tǒng)設(shè)計(jì)中始終如此。
“該接口是使用基于時(shí)間復(fù)用機(jī)制的通道共享技術(shù)設(shè)計(jì)的，”研究人員在談到D2D 互連時(shí)寫道。“這種方法減少了芯片間信號(hào)的數(shù)量，從而最大限度地減少了 I/O 凸塊和內(nèi)插器布線資源的面積開銷，從而可以顯著降低基板設(shè)計(jì)的復(fù)雜性。小芯片終止于頂部金屬層，微型 I/O 焊盤就建在該金屬層上。”
雖然一個(gè)大芯片計(jì)算引擎作為多芯片或晶圓級(jí)復(fù)合體可能很有趣，但重要的是如何將這些設(shè)備互連以提供百億億級(jí)計(jì)算系統(tǒng)。以下是中科院研究人員對(duì)此的看法：
“對(duì)于當(dāng)前和未來的超大規(guī)模計(jì)算，我們預(yù)測(cè)分層芯片架構(gòu)是一種強(qiáng)大而靈活的解決方案，”研究人員在描述這種計(jì)算和內(nèi)存的分層結(jié)構(gòu)時(shí)寫道，如下圖所示，這是中科院論文的一段冗長引文。“分層小芯片架構(gòu)被設(shè)計(jì)為具有多個(gè)內(nèi)核和許多具有分層互連的小芯片。在chiplet內(nèi)部，內(nèi)核使用超低延遲互連進(jìn)行通信，而chiplet之間則以得益于先進(jìn)封裝技術(shù)的低延遲互連，從而在這種高可擴(kuò)展性系統(tǒng)中實(shí)現(xiàn)片上延遲和NUMA效應(yīng)可以最小化。存儲(chǔ)器層次結(jié)構(gòu)包含核心存儲(chǔ)器、片內(nèi)存儲(chǔ)器和片外存儲(chǔ)器。這三個(gè)級(jí)別的內(nèi)存在內(nèi)存帶寬、延遲、功耗和成本方面有所不同。在分層chiplet架構(gòu)的概述中，多個(gè)核心通過交叉交換機(jī)連接并共享緩存。這就形成了一個(gè)pod結(jié)構(gòu)，并且pod通過chiplet內(nèi)網(wǎng)絡(luò)互連。多個(gè)pod形成一個(gè)chiplet，chiplet通過chiplet間網(wǎng)絡(luò)互連，然后連接到片外存儲(chǔ)器。需要仔細(xì)設(shè)計(jì)才能充分利用這種層次結(jié)構(gòu)。合理利用內(nèi)存帶寬來平衡不同計(jì)算層次的工作負(fù)載可以顯著提高chiplet系統(tǒng)效率。正確設(shè)計(jì)通信網(wǎng)絡(luò)資源可以確保小芯片協(xié)同執(zhí)行共享內(nèi)存任務(wù)。”
很難反駁這句話中所說的任何內(nèi)容，但 中科院 研究人員并沒有說明他們將如何實(shí)際處理這些問題。這是最困難的部分。
有趣的是，該圖中的內(nèi)核被稱為“可編程”和“可重新配置”，但我們不確定這意味著什么。它可能需要使用可變線程技術(shù)（例如 IBM 的Power8、Power9 和 Power10 處理器）來完成更多工作，而不是在核心中混合使用 CPU 和FPGA 元件。
中科院研究人員表示，大芯片計(jì)算引擎將由超過 1 萬億個(gè)晶體管組成，占據(jù)數(shù)千平方毫米的總面積，采用小芯片封裝或計(jì)算和存儲(chǔ)塊的晶圓級(jí)集成。對(duì)于百億億次 HPC 和 AI 工作負(fù)載，我們認(rèn)為中科院很可能正在考慮 HBM 堆疊DRAM 或其他一些替代double-pumped主內(nèi)存，例如英特爾和 SK Hynix 開發(fā)的MCR 內(nèi)存。RISV-V 內(nèi)核可能會(huì)有大量本地 SRAM 進(jìn)行計(jì)算，這可能會(huì)消除對(duì) HBM 內(nèi)存的需求，并允許使用 MCR double-pumped技術(shù)加速 DDR5 內(nèi)存。很大程度上取決于工作負(fù)載以及它們對(duì)內(nèi)存容量和內(nèi)存帶寬的敏感程度。
Big Chip 論文列出了一份未來技術(shù)的愿望清單，例如光電計(jì)算、近內(nèi)存計(jì)算以及可以添加到 Big Chip 復(fù)合體中的3D 堆棧式緩存和主內(nèi)存 - 看起來像是使用光學(xué) I /O 處理器是首選。但并未透露其正在研究的內(nèi)容以及何時(shí)可以交付。
本文由EETOP綜合整理編譯自nextplatform
關(guān)鍵詞： Cerebras
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