DRAM微縮遇瓶頸，3D DRAM 未來可期
2023-08-30 11:43:00 EETOP現在半導體工藝制程已經來到了2納米，但這主要是對于邏輯芯片而言。如果說有一種技術產品的微縮效果不太好的話，那就是 DRAM。造成這種情況的原因有很多，其中最重要的是 DRAM 單元的實際設計及其與制造的關系。但根據 泛林（Lam Research） 的說法，這些微縮困難的最終結果意味著 DRAM 領域的研究人員最早可能在五年后就無法提高 DRAM 的密度擴展。
正是在這種背景下，專門從事半導體電路設計的 Lam Research 發布了一份關于未來 DRAM 產品如何發展的提案。未來很可能是 3D 的，所以存儲立方體的可能性似乎并不遙遠。據該公司稱，我們大約需要五到八年的時間才能設計出可制造的 3D DRAM 設備，這使得世界在 2D DRAM 微縮結束和 3D DRAM 微縮加速之間可能存在三年的差距。
使用他們專有的SEMulator3D通過軟件，泛林研究公司迭代了可能的 3D DRAM 設計。他們的重點是解決縮放和層堆疊挑戰、電容器和晶體管縮小、單元間連接和過孔陣列（例如臺積電的 TSV [硅通孔]，我們已經在其他 3D 半導體設計中看到過）。最后，該公司制定了實現其擬議設計的工藝要求。
由于 DRAM 單元的設計方式，不可能簡單地將 2D DRAM 組件側放，然后將它們堆疊在一起。發生這種情況是因為 DRAM 單元具有高縱橫比（它們的高度大于厚度）。將它們側放需要橫向蝕刻（和填充）能力，這超出了我們目前的能力。
但是，當您了解架構本身時，您可以更改它并調整它，同時嘗試繞過設計約束。然而，說起來容易做起來難，這就是我們還沒有 3D DRAM 的原因。
當前的 DRAM 電路設計本質上需要三個組件：位線（注入電流的導電結構）；接收位線電流輸出并充當控制電流是否流入（并填充）電路的柵極的晶體管；和一個電容器，流經位線和晶體管的電流最終以位（0或1）的形式存儲。
Lam Research 使用了一些芯片設計“技巧”來實現工作架構。首先，他們將位線移至晶體管的另一側；因為位線不再被電容器包圍，這意味著更多的晶體管可以連接到位線本身，從而提高芯片密度。
為了最大限度地提高面積密度，泛林研究還應用了一些最先進的晶體管制造技術。其中包括 Gate-All-Around (GAA) forksheet 設計，英特爾似乎正在探索下一代門控技術。Lam 研究提出的重新設計的 DRAM 架構可以進行堆疊，新的 DRAM 單元設計層層疊加，其流程與 NAND 類似。
但是，雖然 NAND 規模已突破了232 層大關，Lam Research 估計，第一代 3D DRAM 設計（例如其自己的設計）最多只能利用 28 個堆疊層。通過架構改進和額外的分層，泛林研究公司估計 DRAM 密度可以實現兩節點跳躍式改進，并且可以通過向 DRAM 摩天大樓添加額外的層來實現進一步的改進。正如我們在其他制造技術中看到的那樣，使用通孔陣列（臺積電 TSV 的基礎技術）來互連各個層。
然而，泛林研究公司提出的設計存在一個直接問題：當前沒有能夠可靠地制造所需功能的制造工具。該公司很快指出 DRAM 設計本身處于當今的前沿。改進和重新設計工具和流程是一項常見要求。正如該公司所說，在遇到 DRAM 擴展壁壘之前我們還有時間。希望所需的工具和專業知識能夠在該時間范圍內到達。
