臺(tái)積電分享更多關(guān)于2納米的技術(shù)細(xì)節(jié)
2023-06-02 11:10:03 EETOP臺(tái)積電在其 2023 年歐洲技術(shù)研討會(huì)上透露了有關(guān)其即將推出的N2 和 N2P 工藝技術(shù)的更多細(xì)節(jié)。這兩個(gè)生產(chǎn)節(jié)點(diǎn)的開(kāi)發(fā)都考慮到了高性能計(jì)算(HPC)，因此，它們具有許多專(zhuān)門(mén)設(shè)計(jì)用于改進(jìn)的增強(qiáng)功能表現(xiàn)。同時(shí)，鑒于大多數(shù)芯片旨在改進(jìn)的性能效率重點(diǎn)，低功耗應(yīng)用也將利用臺(tái)積電的N2 節(jié)點(diǎn)，因?yàn)榕c前代產(chǎn)品相比，它們自然會(huì)提高每瓦性能。
“N2 非常適合我們今天所處的節(jié)能計(jì)算范式，”負(fù)責(zé)代工廠高性能計(jì)算業(yè)務(wù)部門(mén)的臺(tái)積電業(yè)務(wù)發(fā)展總監(jiān)Yujun Li 在公司2023 年歐洲技術(shù)研討會(huì)上說(shuō)。如圖所示，在整個(gè)電壓供應(yīng)范圍內(nèi)，N2相對(duì)于 N3 的速度和功率優(yōu)勢(shì)非常一致，使其同時(shí)適用于低功率和高性能應(yīng)用。”
臺(tái)積電的N2制造節(jié)點(diǎn)--該晶圓廠的第一個(gè)使用納米片柵極環(huán)繞（GAAFET）晶體管的生產(chǎn)節(jié)點(diǎn)--承諾在相同的功率和復(fù)雜性下將晶體管性能提高10-15%，或者在相同的時(shí)鐘速度和晶體管數(shù)量下將功率使用降低25-30%。在提高晶體管性能方面，功率傳輸是基石之一，臺(tái)積電的N2和N2P制造工藝引入了幾個(gè)與互連有關(guān)的創(chuàng)新，以擠壓一些額外的性能。此外，N2P引入了背面電源軌，以?xún)?yōu)化電源傳輸和芯片面積。
N2帶來(lái)的創(chuàng)新之一是超高性能金屬絕緣體-金屬（SHPMIM）電容器，以增強(qiáng)電源穩(wěn)定性并促進(jìn)片上去耦。臺(tái)積電表示，與幾年前為HPC推出的超高密度金屬-絕緣體-金屬（SHDMIM）電容器相比，新的SHPMIM電容器的容量密度提高了2倍以上（與上一代HDMIM相比，其電容提高了4倍）。與SHDMIM相比，新的SHPMIM還將Rs片狀電阻（歐姆/平方）降低了50%，而Rc通孔電阻也比SHDMIM降低了50%。
然而，減少電力輸送網(wǎng)絡(luò)中的電阻的另一種方法是重新構(gòu)建再分配層（RDL）。從其N(xiāo)2工藝技術(shù)開(kāi)始，臺(tái)積電將使用銅RDL而不是今天的鋁RDL。銅RDL將提供類(lèi)似的RDL間距，但將減少30%的薄層電阻，并將通孔電阻減少60%。
SHPMIM和銅RDL都是臺(tái)積電N2技術(shù)的一部分，預(yù)計(jì)將在2025年下半年用于大批量生產(chǎn)（HVM）。
去耦電源和I/O布線
使用背面電源輸送網(wǎng)絡(luò)（PDN）是N2P的另一項(xiàng)重大改進(jìn)。背面電源軌的一般優(yōu)勢(shì)是眾所周知的：通過(guò)將電源軌移到后面來(lái)分離I/O和電源布線，有可能使電源線變粗，從而減少線路后端（BEOL）的通孔電阻，這有望提高性能和降低功耗。此外，將I/O和電源線解耦可以縮小邏輯面積，這意味著成本降低。
在2023年技術(shù)研討會(huì)上，該公司透露，其N(xiāo)2P的背面PDN將通過(guò)減少紅外衰減和改善信號(hào)，使性能提高10%至12%，并使邏輯面積減少10%至15%。當(dāng)然，現(xiàn)在這樣的優(yōu)勢(shì)在高性能的CPU和GPU中會(huì)更加明顯，這些CPU和GPU擁有密集的電源傳輸網(wǎng)絡(luò)，因此將其移到背面對(duì)它們來(lái)說(shuō)是非常有意義的。
Backside PDN 是臺(tái)積電 N2P 制造技術(shù)的一部分，將于 2026 年底或 2027 年初進(jìn)入 HVM。
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