功耗降低一半 面積減少 40%!初創(chuàng)公司發(fā)明“準CMOS”技術續(xù)命摩爾定律
2022-10-27 12:06:18 EETOP幾十年來，摩爾定律推動了半導體行業(yè)的進步。然而，在過去 10 年中，包括 NVIDIA 首席執(zhí)行官黃仁勛在內的一些行業(yè)領導者認為 “摩爾定律已死”。
先進技術節(jié)點成本呈指數(shù)增長的圖表
現(xiàn)在，制造商和研究人員正在研究擴大半導體規(guī)模和提高性能的新方法。一家來自美國的初創(chuàng)公司NeoLogic正在采用一種獨特的方法來應對這一挑戰(zhàn)，即“超大規(guī)模集成電路設計的新范式”。
晶體管微縮的挑戰(zhàn)
摩爾定律依賴于制造努力將晶體管柵極長度每代降低 0.7 倍。 減小晶體管柵極長度會產生許多重要的好處：它可以降低電路成本、降低功耗、提高性能并增加晶體管數(shù)量。
然而，隨著縮放技術持續(xù)發(fā)展到5nm及以下領域，微縮技術帶來的問題可能比它解決的問題更多。
CMOS 性能、功率密度和電路密度趨勢
這些問題之一是電路復雜性。隨著更多晶體管被添加到相同面積的芯片中，設計變得更加密集和復雜，需要精心設計的電源、時鐘以及全局和本地信號傳輸方案。最終，這種復雜性成為了一個限制因素，限制了小型晶體管如何微縮，以及在大規(guī)模下可以實現(xiàn)多少性能。
另一個挑戰(zhàn)是功率密度。在更小的區(qū)域內使用更多的晶體管，單位面積消耗的功率會顯著增加。由于高電路熱量，這會導致設計可靠性問題。
NeoLogic 設計“準 CMOS”解決方案
為了應對這些挑戰(zhàn)，初創(chuàng)公司 NeoLogic 設計了一個獨特的解決方案。
由幾位半導體和超大規(guī)模集成電路專家創(chuàng)立的NeoLogic完全摒棄了CMOS設計。相反，NeoLogic 使用其專利準CMOS 技術（Quasi-CMOS，成為NeoMOS）設計 VLSI IP。
雖然 NeoLogic 沒有透露其 NeoMOS IP 的許多細節(jié)，但該公司解釋說，準 CMOS 架構將單晶體管邏輯（即 nMOS 或 pMOS）與 CMOS 邏輯集成在一起，以創(chuàng)建邏輯門和電路。據(jù)該公司稱，添加單晶體管邏輯可顯著減少 VLSI 設計中的晶體管數(shù)量。
NeoLogic 聲稱的 NeoMOS 的優(yōu)點
NeoLogic 聲稱，NeoMOS 的優(yōu)點包括降低成本、面積、功耗和設計復雜性。與標準 CMOS 產品相比，據(jù)說 NeoMOS 可降低 50% 的功耗并減少 40% 的面積，同時保持或改善電路延遲。NeoLogic 表示，這相當于每瓦性能提高了 3 倍，并使公司能夠有效地跨越三代節(jié)點。
按照目前的情況，NeoLogic 通過許可協(xié)議銷售其 IP 塊，但有朝一日該公司希望銷售自己的處理器和其他基于 NeoMOS 的技術。
從NeoLogic 官網可以看到，目前可提供的IP如下：
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