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摩爾定律（Moore′s Law）似乎面臨極限，要處理器性能持續(xù)發(fā)展，小芯片堆疊技術(shù)（Chiplet）成了重要解決方式。工程師正用堆疊把平面發(fā)展處理器結(jié)構(gòu)變成立體堆疊結(jié)構(gòu)，透過整合儲存、圖像、電源管理等功能芯片，將小芯片堆疊整合，再藉技術(shù)連結(jié)，提升處理器效能，且也達(dá)處理器面積縮小目標(biāo)。

摩爾定律代表處理器發(fā)展以每兩年晶體管翻倍，但從納米進(jìn)入埃米時代，技術(shù)克服越來越困難。要延續(xù)處理器效能提升發(fā)展，小芯片堆疊技術(shù)生產(chǎn)的處理器就成為解決方案之一。荷蘭半導(dǎo)體制造商艾司摩爾（ASML）已壟斷全球先進(jìn)制程曝光機(jī)市場，2021年法說會指出，要處理器效能與面積再發(fā)展，只靠制程微縮會面臨瓶頸，必須堆疊架構(gòu)才能達(dá)成。

以前生產(chǎn)堆棧架構(gòu)處理器并不容易，除了必須精準(zhǔn)控制每個芯片制程，還要用技術(shù)連結(jié)芯片，就像兩個單位必須有交通連結(jié)。現(xiàn)在這些問題都能通過先進(jìn)工藝和封裝技術(shù)解決，將分隔兩地的芯片以技術(shù)整合至處理器，再以先進(jìn)封裝連結(jié)芯片，不但減少數(shù)據(jù)傳輸瓶頸，甚至提高運作效率，讓處理器效能大大提升。International Business 前高層指出，這就像是將兩地單位集中到一棟樓，減少三分之一電路空間，也讓溝通像搭電梯更快速。

建構(gòu)處理器垂直架構(gòu)核心，就在處理器各功能小芯片。每個小芯片透過堆疊整合至處理器，再以硅穿孔技術(shù)連結(jié)，完全封裝在處理器內(nèi)，不需外部電路連結(jié)。小芯片溝通更快速，也能達(dá)到透過制程微縮生產(chǎn)處理器的運作效能。以英特爾 Ponte Vecchio 圖形處理器來說，每個圖形處理器都由 63 個小芯片連結(jié)。小芯片總堆疊面積為3，100平方公釐，含1，000億個晶體管。相比筆電核心處理器面積不到150平方毫米，約Ponte Vecchio圖形處理器堆疊面積5%，卻約15億個晶體管，僅Ponte Vecchio圖形處理器1.5%，運算效能也由此可知。

除了運作效能，先進(jìn)制程芯片生產(chǎn)成本高得令人咋舌，未來2納米制程芯片設(shè)計成本將超過28納米14倍。但小芯片堆疊處理器因每個小芯片都能以需要制程生產(chǎn)，不需要耗資高成本，即便多數(shù)桌機(jī)與筆電處理器都還沒以這方式生產(chǎn)，英特爾仍表示，堆疊大小芯片給予效率更好、成本更省的生產(chǎn)方式。英特爾競爭對手AMD已是小芯片堆疊技術(shù)領(lǐng)先者，透過處理器外加上存儲器，使小芯片堆疊技術(shù)處理器，運算效能高于傳統(tǒng)處理器。

EDA 大廠ANSYS指出，小芯片堆棧市場需求過去僅個位數(shù)，現(xiàn)在增加20倍之多，甚至英特爾與AMD是競爭對手的半導(dǎo)體大廠也加入Universal Chiplet InterconnectExpress （UCIe）聯(lián)盟，一同與Arm、臺積電、三星等推動標(biāo)準(zhǔn)與技術(shù)。越來越多科技大廠對小芯片堆疊技術(shù)有濃厚興趣，陸續(xù)加入自研芯片以發(fā)展業(yè)務(wù)，有谷歌、亞馬遜、微軟、特斯拉等。未來可期待從云端服務(wù)器到智能手機(jī)、游戲主機(jī)與自駕車等都能看到小芯片堆棧架構(gòu)為主的處理器。

小芯片堆疊處理器預(yù)計超越傳統(tǒng)制程處理器，專家提醒，小芯片堆疊處理器除了提高效能，因不需接電路，甚至是生產(chǎn)軟性終端設(shè)備的利器，且有團(tuán)隊正在研究。盡管小芯片堆疊處理器仍有許多困難待克服，但運算能量很難不讓人注意，摩爾定律延續(xù)下去也可能得靠它。小芯片堆疊處理器發(fā)展，還只是開始。