群聯電子采用新思科技Tweaker ECO，成功實現設計迭代周期減半
2022-04-25 15:52:35 美通社突破性的Gigachip Hierarchical技術將設計周轉效率提升三倍
加利福尼亞山景城2022年4月22日 /美通社/ -- 新思科技近日宣布其工程變更命令（Engineering Change Orders, ECO）解決方案Tweaker? ECO獲得群聯電子的采用，有效協助該NAND控制芯片及儲存解決方案領導廠商實現卓越的設計到簽核運算能力，并加速其下一代大型設計的設計周轉時間。這項突破性技術讓群聯電子成功將芯片設計周期的 ECO 迭代減少 50%，并將整體ECO 周轉時間縮短3 倍，確保其設計團隊針對大型設計容量具有設計靈活性，同時在人工智能(AI)、數據中心、汽車電子、超級連接、超級運算、工業和消費等設計應用上，也達到理想的功耗、性能和面積 (PPA) 優化目標。
隨著芯片設計的尺寸和復雜性不斷增加，傳統ECO工具面臨更多提升運算能力、增加機器儲存和存儲器容量的需求。采用層次化設計等傳統的ECO策略與工具，常常無法將大型設計所需的存儲器、儲存空間和運行時間降至最低，從而影響到設計的生產力。而新思科技Tweaker ECO的全新Gigachip Hierarchical技術， 能夠大幅縮短周轉時間并減少數百個千兆字節的存儲器，同時帶來可預測的設計收斂以及更少的 ECO 迭代，并保證其準確性。具備Gigachip Hierarchical的ECO 技術提供了可預測的層次式收斂(Hierarchical Convergence)，經優化后能在單一機器上同時執行超過 1 億個器件單元的設計和數百個多模式場景，相較于傳統的 ECO 流程，該技術能大幅降低所需的硬件資源。
群聯電子處長張家源表示："先進節點的設計具有嚴格的PPA門檻，因此不能容許時序錯誤和冗長的ECO收斂時間。透過部署具備 Gigachip Hierarchical技術的新思科技Tweaker ECO，我們以超過三倍的速度大幅改善了從設計到簽核的生產力、效率和上市時間的目標。借由與新思科技簽核產品組合的深度整合，我們的設計團隊不僅確保一次流片成功，還大大減少了設計迭代的次數以及所需的存儲數量。對我們的客戶而言，這是一個了不起的里程碑，而我們也期望能繼續與新思科技合作，為不斷演進的半導體產業持續創造新一代的設計。"
隨著大量支持AI軟件的投資與定制化芯片的開發，簽核場景的數量相應提高，加上先進工藝節點的物理復雜性不斷提升，快速準確的ECO收斂成為芯片實現過程中關鍵且持續成長的一環。Tweaker ECO運用了創新的 Gigachip Hierarchical ECO 技術， 能以更快速的執行時間、更少的存儲器以及可擴展的架構來處理市場上的大規模芯片。比起傳統的ECO流程，Tweaker ECO所需的硬件資源較少，這讓群聯電子能有效地使用單一機器降低其每次執行的成本，從而使設計的成本降至更低。
新思科技芯片實現事業部副總裁Sanjay Bali 表示："隨著設計邁向更小的制程節點，設計收斂的挑戰因物理場景數量的提高而顯著增加。每次出現ECO都可能影響流片的時間表，業界需要一個有效的解決方案以盡早辨識、分析、處理和恢復芯片可靠性問題。Tweaker ECO的Gigachip Hierarchical技術移除了傳統的設計障礙并降低了運算成本，讓客戶得以有效推出大規模芯片設計產品。"
作為新思科技簽核產品組合的一部分，Tweaker 是業界領先具備靈活流程控制和整合 GUI 的完整 ECO 解決方案，整合了具備時序和信號完整性分析與簽核的業界標準新思科技 PrimeTime? 、寄生提取(Parasitic Extraction)業界標準的StarRC?以及IC Compiler? II 和 Fusion Compiler? ，讓開發者有信心以更快的設計收斂路徑，實現先進制程節點對芯片設計的所有PPA要求。
