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獨家首發！依托Cadence Virtuoso 617的《CMOS模擬集成電路版圖設計：基礎、方法與驗證》重磅開售！

2021-11-26 13:12:47 EETOP

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◆編輯推薦◆

本書依托版圖設計工具Cadence Virtuoso 617和物理驗證工具SIEMENS Calibre，從模擬集成電路版圖的基本概念、方法入手，包含多個典型模擬集成電路版圖的設計實例，向讀者介紹模擬集成電路版圖設計的理論基礎和實用設計方法，以供從事CMOS模擬集成電路版圖設計的讀者參考討論之用。

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◆圖書簡介◆

本書聚焦CMOS模擬集成電路版圖設計領域，從版圖的基本概念、設計方法和EDA工具入手，循序漸進地介紹了CMOS模擬集成電路版圖規劃、布局、設計到驗證的全流程。

詳盡地介紹了目前主流使用的模擬集成電路版圖設計和驗證工具——Cadence Virtuoso 617與SIEMENS Calibre。

同時展示了運算放大器、帶隙基準源、低壓差線性穩壓器、模/數轉換器等典型模擬集成電路版圖的設計實例,并對LVS驗證中的典型案例進行了歸納和總結。

本書內容由淺入深，使讀者深刻了解CMOS模擬集成電路版圖設計和驗證的規則、流程和基本方法。

對于進行CMOS模擬集成電路學習的本科生、研究生，以及這個領域的工程師，都會有一定的幫助。

◆ 目錄◆

前言

第1章先進集成電路器件

1.1概述1
1.2平面全耗盡絕緣襯底上硅FD-SOI）MOSFET4
1.2.1采用薄氧化埋層的原因5
1.2.2超薄體中的二維效應8
1.3 FinFET 11
1.3.1三柵以及雙柵FinFET12
1.3.2實際中的結構選擇19
1.4基于gm/ID的設計方法20
1.4.1模擬集成電路的層次化設計20
1.4.2gm/ID設計方法所處的地位21
1.4.3gm/ID設計方法的優勢22
1.4.4基于Vov的設計方法23
1.4.5gm/ID設計方法詳述27
1.4.6基于gm/ID的設計實例31

第2章CMOS模擬集成電路版圖基礎

2.1CMOS模擬集成電路設計流程33

2.2CMOS模擬集成電路版圖定義36
2.3CMOS模擬集成電路版圖設計流程37
2.3.1版圖規劃38
2.3.2版圖設計實現39
2.3.3版圖驗證40
2.3.4版圖完成41
2.4版圖設計通用規則42
2.5版圖布局44
2.5.1對稱約束下的晶體管級布局45
2.5.２版圖約束下的層次化布局46
2.6版圖布線50
2.7CMOS模擬集成電路版圖匹配設計54
2.7.1CMOS工藝失配機理54
2.7.2元器件版圖匹配設計規則56

第3章Cadence Virtuoso 617版圖設計工具

3.1Cadence Virtuoso 617界面介紹59
3.1.1Cadence Virtuoso 617 CIW界面介紹60
3.1.2Cadence Virtuoso 617 LibraryManager界面介紹66
3.1.3Cadence Virtuoso 617 LibraryPath Editor操作介紹85
3.1.4Cadence Virtuoso 617 LayoutEditor界面介紹96
3.2Virtuoso 基本操作124
3.2.1創建圓形124
3.2.2創建矩形125
3.2.3創建路徑126
3.2.4創建標識名127
3.2.5調用器件和陣列128
3.2.6創建接觸孔和通孔130
3.2.7創建環形圖形131
3.2.8移動命令132
3.2.9復制命令133
3.2.10拉伸命令134
3.2.11刪除命令135
3.2.12合并命令135
3.2.13改變層次關系命令136
3.2.14切割命令138
3.2.15旋轉命令139
3.2.16屬性命令140
3.2.17分離命令141
3.2.18改變形狀命令142
3.2.19版圖層擴縮命令143

第4章SIEMENS Calibre版圖驗證工具

4.1SIEMENS Calibre版圖驗證工具簡介145
4.2SIEMENS Calibre版圖驗證工具調用145
4.2.1采用Virtuoso Layout Editor內嵌方式啟動146
4.2.2采用Calibre圖形界面啟動147
4.2.3采用Calibre View查看器啟動149
4.3SIEMENS Calibre DRC驗證151
4.3.1Calibre DRC驗證簡介151
4.3.2Calibre nmDRC界面介紹153
4.3.3Calibre nmDRC驗證流程舉例159
4.4SIEMENS Calibre nmLVS驗證170
4.4.1Calibre nmLVS驗證簡介170
4.4.2Calibre nmLVS界面介紹170
4.4.3Calibre nmLVS驗證流程舉例183
4.5SIEMENS Calibre寄生參數提取(PEX)194
4.5.1Calibre PEX驗證簡介194
4.5.2Calibre PEX界面介紹194
4.5.3Calibre PEX流程舉例204

第5章Calibre驗證文件

5.1Virtuoso Techfile214
5.1.1Virtuoso Techfile內容214
5.1.2修改示例215
5.2Virtuoso Layer Map217
5.2.1Virtuoso Layer Map內容217
5.2.2示例：Virtuoso Layer Map修改方法218
5.3Virtuoso Symbol CDF218
5.3.1Virtuoso Symbol CDF內容219
5.3.2示例：Virtuoso參數修改方法219
5.4SVRF語言221
5.4.1SVRF基本符號使用222
5.4.2SVRF基本math function222
5.4.3SVRF基本格式222
5.4.4Layer Operations運算輸出224
5.5DRC rule225
5.5.1DRC rule內容225
5.5.2DRC rule主要operation226
5.5.3DRC rule驗證方法227
5.5.4修改示例227
5.6LVS(PEX)規則230
5.6.1LVS rule內容230
5.6.2LVS rule器件定義231
5.6.3LVS rule驗證方法232
5.6.4示例：pdio18e2r LVS rule添加方法232

第6章CMOS模擬集成電路版圖設計與驗證流程

6.1設計環境準備234
6.2單級跨導放大器電路的建立和前仿真240
6.3跨導放大器版圖設計251
6.4跨導放大器版圖驗證與參數提取262
6.5跨導放大器電路后仿真279
6.6輸入輸出單元環設計285
6.7主體電路版圖與輸入輸出單元環的連接293
6.8導出GDSII文件298

第7章運算放大器的版圖設計

7.1運算放大器基礎301
7.2運算放大器的基本特性和分類302
7.2.1運算放大器的基本特性302
7.2.2運算放大器的性能參數303
7.2.3運算放大器的分類307
7.3單級折疊共源共柵運算放大器的版圖設計312
7.4兩級全差分密勒補償運算放大器的版圖設計317
7.5電容—電壓轉換電路版圖設計322

第8章帶隙基準源與低壓差線性穩壓器的版圖設計

8.1帶隙基準源的版圖設計329
8.1.1帶隙基準源基本原理329
8.1.2帶隙基準源版圖設計實例335
8.2低壓差線性穩壓器的版圖設計339
8.2.1低壓差線性穩壓器的基本原理340
8.2.2低壓差線性穩壓器版圖設計實例342

第9章模/數轉換器的版圖設計

9.1性能參數347
9.1.1靜態參數348
9.1.2動態特性351
9.1.3功耗指標353
9.1.4抖動353
9.2模/數轉換器的結構及版圖設計354
9.2.1快閃型模/數轉換器(Flash ADC)354
9.2.2快閃型模/數轉換器版圖設計357
9.2.3流水線模/數轉換器基礎(Pipelined ADC)363
9.2.4流水線模/數轉換器版圖設計371
9.2.5逐次逼近模/數轉換器（Successive ApproximationADC)373
9.2.6逐次逼近模/數轉換器版圖設計377
9.2.7Sigma-Delta模/數轉換器381
9.2.8Sigma-Delta調制器版圖設計398

第10章Calibre LVS常見錯誤解析

10.1LVS錯誤對話框（RVE對話框）400
10.2誤連接408
10.3短路410
10.4斷路411
10.5違反工藝原理412
10.6漏標416
10.7元件參數錯誤417

◆ 前言：◆

進入21世紀以來，互補金屬氧化物半導體(Complementary Metal Oxide Semiconductor,CMOS)工藝仍是模擬、邏輯集成電路的主流工藝，并突破摩爾定律，向著納米級繼續發展。作為集成電路最為經典的設計形式，CMOS模擬電路在當今快速發展的技術革新中依然占據著不可動搖的地位。

而其中的模擬集成電路版圖設計與驗證，又是從電路設計到物理實現的關鍵環節。與數字集成電路版圖的設計主要依據工具實現不同，模擬集成電路版圖的設計主要依靠設計者手動實現，設計者的技術水平和產業經驗都是決定一款芯片成敗的關鍵因素。

因此本書依托版圖設計工具Cadence Virtuoso 617和物理驗證工具SIEMENS Calibre，從模擬集成電路版圖的基本概念、方法入手，通過運算放大器、帶隙基準源、低壓差線性穩壓器、模/數轉換器等典型模擬集成電路版圖的設計實例，向讀者介紹模擬集成電路版圖設計的理論基礎和實用設計方法，以供從事CMOS模擬集成電路版圖設計的讀者參考討論之用。

本書內容詳盡豐富，具有較強的理論性和實踐性，主要分為4部分，共10章內容。

第1章首先介紹目前快速發展的先進集成電路器件的理論知識，包括納米級FinFET（鰭式場效應晶體管）和FD-SOI（平面全耗盡絕緣襯底上硅）MOSFET的特點和物理特性。同時對模擬集成電路中的gm/ID設計方法進行詳細分析。

第2章重點討論CMOS模擬集成電路設計的基本流程、版圖定義，之后分小節討論CMOS模擬集成電路版圖的概念、設計和驗證流程、布局和布線準則，以及通用的設計規則。

第3～6章分章節詳細介紹了版圖設計工具Cadence Virtuoso 617、物理驗證工具SIEMENS Calibre、DRC/LVS規則定義、修改法則,以及完整的CMOS模擬集成電路版圖設計、驗證流程。

第7～9章，介紹運算放大器、帶隙基準源、低壓差線性穩壓器、模/數轉換器等基本模擬電路版圖規劃、布局以及設計的基本方法。

第10章對SIEMENS Calibre中LVS驗證的常見問題進行了歸納和總結，希望幫助讀者快速掌握版圖驗證的基本分析技巧。

本書由廈門理工學院微電子學院陳鋮穎老師主持編寫，中國電子科技集團公司第四十七研究所高級工程師范軍和遼寧大學物理學院尹飛飛老師、北京中電華大電子設計有限責任公司工程師王鑫一同參與編寫。

其中，陳鋮穎編寫了第1、2、6、7、8、10章，范軍編寫了第3、4章，尹飛飛編寫了第9章，王鑫編寫了第5章。另外，廈門理工學院微電子學院左石凱、蔡藝軍、黃新棟、林峰諸位老師在查找資料、文檔整理、文稿審校方面付出的辛勤勞動，正是有了大家的共同努力，才使本書得以順利完成.

在此向各位表示感謝。本書受到國家自然科學基金項目（61704143）、廈門市青年創新基金項目（3502Z20206074）、福建省教育科學“十三五”規劃課題（FJJKCG20-011）、福建省新工科研究與改革實踐項目的資助。由于本書涉及器件、電路、版圖設計等多個方面，以及受時間和編者水平限制，書中難免存在不足和局限，懇請讀者批評指正。

編者2021年6月

關鍵詞： Cadence CMOS 版圖