60多年來，硅基器件一直是我們行業的基礎，這是相當令人驚訝的，因為很明顯，最初的鍺基器件很難大規模集成。(注：，GaAs砷化鎵器件也發展了一個獨特的微電子市場領域) 。 近年來，通過引入FinFET等拓撲結構以及即將到來的納米片，硅場效應器件獲得了新生，其中nMOS和pMOS器件是垂直制造的，從而消除了當前單元設計中的橫向n-p間距。。
另外，材料工程學的進步已經將（拉伸和壓縮）應力納入硅通道晶體結構中，以增強自由載流子遷移率。
但是，硅器件收益節點正在逐漸遞減：
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由于高電場下的速度飽和，無硅載流子遷移率接近最大值
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尺寸的持續縮小降低了硅半導體的導帶和價帶邊緣的“自由載流子態密度”（DoS）–填充更大范圍的載流子態需要更多的能量
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與Fin patterning 相關的統計過程變化很大
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散熱片的熱傳導導致局部“自熱”溫度升高，從而影響了幾種可靠性機制（HCI，電遷移）
為解決以上問題，目前業界正在進行大量研究，以評估與硅完全不同的場效應晶體管材料的潛力，但這也與當前的大批量制造操作相一致。一種選擇是探索器件通道的單層二維半導體材料，例如二硫化鉬（MoS2）。
另一個有希望的選擇是從碳納米管（CNT）構造設備溝道。最近臺積電分析了后硅時代，碳納米管器件的新進展。
下圖提供了碳鍵獨特性質的簡單圖示。（我對化學反應有些不熟悉，但我記得“ sp2”鍵是指原子核周圍亞軌道“ p殼”中相鄰碳原子的電子配對。沒有“懸掛鍵”，并且碳材料是惰性的。）
請注意，石墨，石墨烯和CNT的化學結構相似-使用石墨進行的實驗材料分析更加容易，并且最終可以擴展到CNT處理。
在最近的IEDM會議上，臺積電提供了有關CNT器件制造進展的有趣更新。本文總結了該演講的重點。
CNT設備具有一些引人注目的功能：
最后一個功能特別有趣，因為它還為基于硅的高溫制造與后續的CNT處理集成提供了潛力。
門電介質（Gate Dielectric）
臺積電開發了獨特的工藝流程來為CNT器件提供“高K”電介質等效柵極氧化物，類似于當前硅FET的HKMG處理。
上面的TEM圖說明了CNT的橫截面。為了與獨特的碳表面兼容，需要沉積初始界面電介質（Al2O3）–即需要在碳上對該薄層進行適當的成核和整合。
隨后，添加高K HfO2膜的原子級沉積（ALD）。（如前所述，這些關于材料性能的介電實驗是在石墨基底上完成的。）
這些柵極電介質層的最小厚度受到非常低的柵極泄漏電流（例如，柵極長度為10nm的）
實驗得出的“最佳”尺寸為t_Al2O3=0.35nm和t_HfO2=2.5nm。由于這些極薄的層，Cgate_ox非常高，從而改善了靜電控制。（請注意，這些層厚于CNT的直徑，其影響將在稍后討論。）
門方向（Gate Orientation）
臺積電評估的CNT器件采用了獨特的“頂柵加背柵”拓撲。
頂柵提供常規的半導體場效應器件輸入，而（較大的）背柵提供對S/D擴展區域中載流子的靜電控制，以有效降低寄生電阻Rs和Rd。而且，背柵會影響CNT與鈀金屬之間的源極和漏極接觸電勢，從而降低肖特基二極管勢壘以及在該半導體-金屬界面處的相關電流行為。
設備電流
CNT pFET的IV曲線（線性和對數Ids（用于亞閾值斜率測量））如下所示。對于此實驗，Lg=100nm，S/D間距為200nm，CNT直徑=1nm，t_Al2O3= 1.25nm，t_HfO2=2.5nm。
對于此測試（制造在石英基板上），單個CNT支持超過10uA的Ids。接近上述目標尺寸的更薄電介質將實現進一步的改進。
最終將在生產制造中使用平行CNT-相關的制造指標將是“每微米CNT的數量”。例如，4nm的CNT間距將被引用為“ 250CNTs/um”。
挑戰
規劃CNT生產時肯定要解決一些挑戰（僅舉幾例）：
規則/均勻的CNT沉積，具有非常干凈的表面，用于介電成核需要最小化柵極電介質堆棧中的載流子“陷阱密度”最佳S / D接觸電位材料工程設備建模設計
上面的最后一個挑戰尤其值得注意，因為當前用于場效應晶體管的緊湊型器件模型肯定不夠用。CNT柵氧化層拓撲與平面或FinFET硅通道完全不同。由于柵極到溝道的電場本質上是徑向的，因此與平面器件一樣，“有效柵極氧化物”并不存在簡單的關系。
此外，S/D擴展需要唯一的Rs和Rd模型。而且，CNT柵氧化層的厚度比CNT的直徑厚，從而導致從柵到S/D延伸以及到（小間距分隔）平行CNT的大量邊緣場。為基于CNT的設計開發合適的緊湊模型是一項持續的工作。
順便說一句，CNT“環繞柵極”氧化物（類似于納米片周圍的所有柵極）將比沉積的頂部柵極氧化物有所改進，但難以制造。
臺積電顯然正在投入大量研發資源，為“不可避免的”后硅器件技術的引入做準備。CNT的制造和電學表征結果證明了該器件替代產品的巨大潛力。
