臺積電的工藝要落后了？
2020-04-30 12:49:16 EETOP編譯最近外媒Seeking Alpha發表了一篇文章“臺積電正失去對英特爾的工藝領導地位”，
文中的主要觀點如下：
文章鏈接：https://seekingalpha.com/article/4338843-taiwan-semiconductor-manufacturing-company-losing-process-leadership-to-intel
為此SemiWiki撰文進一步分析臺積電、三星以及英特爾當前工藝技術以及未來發展，讓我們看看臺積電是否會被英特爾及三星超越。
原文鏈接：https://semiwiki.com/semiconductor-manufacturers/intel/285192-can-tsmc-maintain-their-process-technology-lead/
在深入研究公司之間的特定工藝密度比較之前，先澄清“Seeking Alpha”一文中有關“全柵極（GAA）和互補FET（CFET）”的誤解。
正如業界從平面晶體管轉向FinFET一樣，一段時間以來人們就知道最終需要從FinFET過渡到其他產品以實現持續縮小。與僅在一側具有柵極的平面晶體管相比，FinFET在三側具有柵極，從而改善了器件通道的靜電控制。改進的靜電控制可降低溝道泄漏，并縮短柵極長度。FinFET還提供了一種3D晶體管結構，其單位面積的有效溝道寬度比平面晶體管的有效寬度寬，因此可提供更好的單位面積的驅動電流。
眾所周知，FinFET之后的下一步就是水平納米片（HNS）。如果納米片非常窄，您會得到納米線并顯著改善靜電。FinFET的柵極長度的近似極限為16nm，水平納米線（HNW）的近似極限為13nm，請參見圖1。較短的柵極長度是收縮接觸式多晶硅（CPP）并推動更大密度的一個組成部分。
圖1
HNW的問題在于有效溝道寬度小于相同區域中FinFET的有效溝道寬度。HNS的發展克服了這個問題，盡管可以犧牲一些靜電控制來實現，但在相同區域內，FinFET的驅動電流可以達到1.26倍。
圖2. 邏輯門（GAA）
HNS的另一個優點是，該過程工藝就是FinFET工藝，只做了一些更改。這并不是要低估轉換的難度，HNS的具體步驟是關鍵步驟，HNS的幾何結構將使創建多個閾值電壓變得困難，但這是FinFET技術的邏輯演進。設計人員習慣于使用具有4和5個閾值電壓的FinFET，以最大程度地提高功率-性能折衷，回到一個或兩個閾值電壓將是一個問題，這仍然是HNS不斷發展的領域。
在“ 3nm”節點上，三星宣布了一個名為“ Multibridge”的GAA HNS，另一方面，臺積電仍在繼續使用FinFET。兩種技術都是3nm可行的選擇，真正的問題應該是誰可以提供更好的工藝。
在Seeking Alpha的文章中，有一個關于CFET提供的密度是3鰭片FinFET單元的6倍的論述，但這不是它的工作原理，實際上，這種比較根本沒有意義。
來源：seekingalpha
邏輯設計是由標準單元組成的，標準單元的高度是由金屬2間距（M2P）乘以軌道數給出的。最近的一個趨勢是設計技術協同優化(DTCO)，為了最大限度地縮小軌數，在M2P的同時，減少了軌數。在7.5軌單元中，每個晶體管通常有3個鰭片，但隨著臺積電的7nm和三星的5nm過渡到6軌單元，由于間距的限制，每個晶體管的鰭片被減少到2個。為了保持驅動電流，鰭片一般都會變高，并在其他方面進行優化。隨著行業向5軌單元的發展，每個晶體管的鰭片將進一步減少到1。
邏輯設計由標準單元組成，標準單元的高度由金屬2間距（ metal 2 pitch M2P）乘以軌道數量得出。最近的趨勢是設計技術協同優化（DTCO），以便最大程度地減少微縮，在M2P減少的同時，也減少了track的數量。在一個7.5 track cell中，每個晶體管通常具有3個鰭片，而在臺積電（TSMC）7納米和三星電子的5納米，track cell已經過渡到6個，因此每個晶體管的鰭片減少到了2個。為了維持驅動電流，鰭片通常更高并且以其他方式被優化。隨著行業轉移到5個 track cell，每個晶體管的鰭片將進一步減少到1。
圖3. 標準單元布局
目前正在開發CFET，作為繼續擴展到超越HNS的可能途徑。在CFET中，nFET和pFET堆疊在一起，形成不同導電類型的水平納米片。從理論上講，CFET可以通過簡單地堆疊越來越多的層而隨時間變化，甚至可以放松光刻要求，但是要實現2層CFET仍然需要克服許多技術挑戰。而且，由于從HNS到2層CFET的互連要求，密度增加了大約1.4倍至1.6倍，而不是預期的2倍。對于相同的工藝節點，2層CFET可能比優化的FinFET提供小于2倍的密度優勢，而不是Seeking Alpha文章所要求的6倍。
2019年生產中領先的邏輯工藝是英特爾的10nm工藝，三星的7nm工藝和臺積電的7nm光學工藝（7FF）。圖5比較了這三個過程。
圖4. 2019的工藝流程比較
在圖4中，M2P是 mental 2的間距，如前所述，tracks是track的數量，單元高度是M2P x Tracks。CPP是接觸的poly pitch ，而SDB / DDB則代表該工藝是單擴散中斷還是雙擴散中斷。標準單元的寬度是取決于單元類型的CPP數量，然后與單元邊緣的SDB相比，DDB增加了額外的空間。晶體管密度是基于NAND單元和Scand Flip觸發器單元以60％/ 40％權重混合而成的晶體管密度的加權平均值。在我看來，這是比較工藝密度的最佳指標，雖然不是完美的方法，但卻使設計脫離了方程式。
這里應該注意的是，三星采用6nm工藝，而臺積電采用7FFP工藝，都將晶體管密度提高到120MTx / mm 2左右。為了清楚起見，我將重點放在主要節點上。
2020年狀態到2019年底，三星和臺積電都開始風險試產5nm工藝，并且這兩個工藝都將于2020年投入生產。
臺積電真正在密度方面領先于5nm，臺積電（TSMC）的5nm工藝的密度提高了1.84倍，而7nm卻比三星的5nm工藝高了1.33倍。圖5將英特爾的10nm工藝與三星和臺積電的5nm工藝進行了比較，因為10nm仍是英特爾在2020年最密集的工藝。
圖5. 2020年工藝流程比較
圖5中三星的值是三星已確認的所有數字。臺積電M2P是令人難以置信的28nm，這是我們在行業中聽說的數字。其余數字是我們估計達到臺積電所披露的密度改善目標的估計。
顯然，臺積電在2020年底的工藝密度領先于對手。
現在情況變得更加模糊，英特爾的7納米制程將于2021年開始以2.0倍的微縮率開始增長。三星和臺積電（TSMC）都將從2021年開始3nm風險試產。假設Intel可以完成計劃，他們可能會短暫地具有生產密度優勢，但是英特爾的14nm和10nm工藝都已經晚了幾年。隨著COVID 19沖擊半導體產業，尤其是美國，這使我認為英特爾在2021年的可能性甚至更低。
圖6比較了2021/2022流程，并假設在三個季度的正負1/4~2/3內都可用，我認為這是一個公平的假設。英特爾表示其密度將為10納米的2.0倍，臺積電在2020-Q1電話會議上表示3納米將比5納米高70％，因此大概是1.7倍，三星表示3納米將晶粒尺寸相對于5納米減少了35％，這相當于達到約1.54倍的密度。
為了使Intel的數字看上去合理，我假設有一個具有6條走線的激進的26nm M2P，一個針對FinFET和SDB的激進的47nm CPP。
對于三星，他們已經向SemiWiki公開了用于4nm的32nm M2P，我假設他們使用6 個tracks單元將其保持在3nm。對于使用GAA HNS的CPP，他們可以實現40nm和SDB。
對于臺積電，他們將5納米制程縮小了1.7倍，而7納米制程縮小了1.84倍，而且還碰到了一些物理限制。由于性能原因，他們不希望CPP低于45nm，即使采用SDB，他們也必須非常積極地降低單元高度。通過實施掩埋式電源軌（BPR），他們可以進入5個 tracks 單元，BPR是一項新的困難技術，因此需要22nm的M2P。坦率地說，這么小的M2P會引起光刻和線路電阻方面的問題，而BPR也是激進的，因此我認為這一過程將具有極大的挑戰性，但臺積電在執行方面擁有出色的業績。
圖6總結了2021/2022過程圖。
圖6. 2021/2022流程
圖6中的幾個有趣的觀察。盡管三星是第一個加入GAA的公司，但我們希望它們的工藝密度最小，而臺積電和英特爾都將使用FinFET來提高工藝密度。三星可能做得比我們預期的要好，但我認為它們不會接近臺積電的密度。另一個關鍵點是，盡管英特爾正在將10nm縮小2倍至7nm，但在大致相同的時間，臺積電正在已1.84倍將7nm縮小至5nm，1.7倍將5nm縮小至3nm。坦率地說，我驚訝的是，臺積電從5nm到3nm的密度提高了1.7倍，我期待的像是1.44倍，而5個tracks單元和22nm M2P都具有侵略性。我認為尋求Alpha表征臺積電的3納米縮小1.7倍是令人失望的，但它錯過了在1.84倍之上達到1.7倍的要點，而且這種組合遠遠超出了其他任何人所能做的。
2021/2022之后的下一步我希望英特爾和臺積電都采用HNS，而三星將生產第二代HNS。緊隨其后的是，這三家公司將在2024/2025年左右實現CFET。
臺積電今年以5nm制程制程密度處于領先地位。根據英特爾7nm制程與臺積電3nm制程的確切時間，英特爾可能會短暫地重新獲得制程密度領先優勢，但臺積電很快就會超過他們，因為他們的3nm制程每平方毫米有超過3億個晶體管!
