領(lǐng)先臺積電一年，三星發(fā)布3nm GAA工藝 PDK ! 明年可流片，全面超越FinFET
2019-05-15 12:22:31 EETOP而根據(jù)國際商業(yè)戰(zhàn)略咨詢公司(International Business Strategies) 執(zhí)行長Handel Jones 表示，目前三星正透過強(qiáng)大的材料研究讓晶圓制造技術(shù)獲得發(fā)展。而在GAA 的技術(shù)發(fā)展上，三星大約領(lǐng)先臺積電1 年的時(shí)間，而英特爾封面則是落后三星2 到3 年。
與7nm技術(shù)相比，三星的3GAE工藝可將芯片面積減少45％，功耗降低50％或性能提高35％。基于GAA的工藝節(jié)點(diǎn)有望在下一代應(yīng)用中廣泛采用，例如移動，網(wǎng)絡(luò)，汽車，人工智能（AI）和物聯(lián)網(wǎng)。
三星計(jì)劃通過其3納米工藝的專有MBCFET™（多橋通道FET）技術(shù)為其無晶圓廠客戶提供獨(dú)特的優(yōu)勢。MBCFET™是一種先進(jìn)的薄而長的線型GAA結(jié)構(gòu)，可堆疊薄而長的納米片，如紙張，以提高性能和功率效率，以及與pinpet工藝的兼容性。它具有利用技術(shù)的優(yōu)勢。
平面FET，F(xiàn)inFET，GAAFET，MBCFET™晶體管結(jié)構(gòu)
超越FinFET：GAA
在過去十年中，基于邏輯的工藝技術(shù)創(chuàng)新的主要驅(qū)動力是FinFET。與標(biāo)準(zhǔn)平面晶體管相比，F(xiàn)inFET在工藝節(jié)點(diǎn)減小時(shí)允許更好的性能和電壓縮放，從而最大限度地減少了晶體管限制的負(fù)面影響。FinFET通過在垂直方向上縮放來增加晶體管的溝道和柵極之間的接觸面積，與平面設(shè)計(jì)相比允許更快的切換時(shí)間和更高的電流密度。
然而，就像平面晶體管一樣，F(xiàn)inFET晶體管最終會達(dá)到一個(gè)極限點(diǎn)，隨著工藝節(jié)點(diǎn)的收縮，它們無法伸縮。為了擴(kuò)大規(guī)模，通道和柵極之間的接觸面積需要增加，實(shí)現(xiàn)這一點(diǎn)的方法是采用Gate-All-Around（GAA）的設(shè)計(jì)。GAA調(diào)整晶體管的尺寸，以確保柵極不僅在頂部和兩側(cè)，也在通道下方。這使得GAA設(shè)計(jì)可以垂直堆疊晶體管，而不是橫向堆疊。
基于GAA的FET（GAAFET）可以具有多種形狀因子。大多數(shù)研究都指向基于納米線的GAAFET，具有較小的通道寬度并使通道盡可能小。這些類型的GAAFET通常可用于低功耗設(shè)計(jì)，但難以制造。另一種實(shí)現(xiàn)方式是使通道像水平板一樣，增加通道的體積，從而提供性能和擴(kuò)展的好處。這種基于納米片的GAAFET是三星所謂的多橋通道FET或MBCFET，它將成為該公司的商標(biāo)名稱。
在平面晶體管縮放到22nm/ 16nm左右的情況下，當(dāng)我們從22nm/ 14nm下降到5nm和4nm時(shí)，F(xiàn)inFET是理想的。三星計(jì)劃在其3nm設(shè)計(jì)上推出基于納米片的GAAFET，完全取代FinFET。
當(dāng)半導(dǎo)體公司在給定工藝上設(shè)計(jì)新芯片時(shí)，他們需要的工具之一是來自代工廠的設(shè)計(jì)套件（PDK）。例如，對于在14nm芯片上創(chuàng)建Arm芯片的人來說，他們會調(diào)用Arm并要求為三星、臺積電或GlobalFoundries提供的Cortex-A55設(shè)計(jì)套件，該套件已針對該流程進(jìn)行了優(yōu)化。對于14nm，這些設(shè)計(jì)套件非常成熟，根據(jù)您是否需要高頻率或低功耗優(yōu)化，Arm可能會提供不同的版本。
然而，對于一個(gè)新的工藝技術(shù)時(shí)，PDK會經(jīng)歷alpha和beta版本。PDK包含流程的設(shè)計(jì)規(guī)則，以及用于實(shí)現(xiàn)功耗和性能最佳的優(yōu)化。
三星在今天推出其第一代3nm alpha版PDK，用于采用MBCFET的第一代3nm工藝。三星將此流程稱為“3GAE”流程，這個(gè)alpha版本將允許其合作伙伴開始掌握其3GAE流程的一些新設(shè)計(jì)規(guī)則。
三星在其首個(gè)3GAE流程中做出了許多承諾。其中一個(gè)標(biāo)題是將工作電壓從0.75伏降低到0.70伏。與7nm相比，三星的3GAE工藝旨在將芯片面積減少45％，功耗降低50％或性能提高35％。
三星表示，這些性能數(shù)據(jù)基于對頻率很重要的關(guān)鍵路徑使用較大寬度的單元，而對于非關(guān)鍵路徑使用較小寬度單元，其中節(jié)能是至關(guān)重要的。
從中可以看出其中的一些：三星預(yù)計(jì)其3GAE流程將在2020年首次提供客戶流片，2020年末風(fēng)險(xiǎn)生產(chǎn)，2021年末批量生產(chǎn)。
除了3GAE之外，三星已經(jīng)預(yù)測其第二代3nm工藝將被稱為3GAP，重點(diǎn)是高性能操作。3GAE將于2021年投入風(fēng)險(xiǎn)生產(chǎn)，大規(guī)模生產(chǎn)可能在2022年。
PDK工具包括SPICE，DRC，LVS，PEX，P-Cell，F(xiàn)ill Deck和P＆RTechfile。EDA合作伙伴包括Cadence，Mentor和Synopsis。(整理自：anandtech、三星官網(wǎng)、technews）
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