PCIe 6.0：在有損HVM通道中使用PAM4實(shí)現(xiàn)64GT/s的挑戰(zhàn)
2023-02-17 11:09:43
EETOP
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作為首屈一指的高速通信和系統(tǒng)設(shè)計(jì)會(huì)議，DesignCon 2023提供了來自各種專家對(duì)一些技術(shù)主題的深刻見解。在高速通信領(lǐng)域，多年來，PCIe在支持越來越高的通信速度方面發(fā)揮了至關(guān)重要的作用，每一次新的修訂都是如此。6.0修訂版是該通信接口標(biāo)準(zhǔn)的最新修訂版，使系統(tǒng)設(shè)計(jì)者能夠在數(shù)據(jù)中心部署人工智能推理引擎和協(xié)處理器方面取得進(jìn)步。因此，PCIe 6.0是會(huì)議上的一個(gè)熱門話題，不僅是為了64GT/s的速度，也是為了了解可靠地提供這一速度的工程挑戰(zhàn)。
PCIe 6.0給工程師帶來了一系列苛刻的芯片和系統(tǒng)設(shè)計(jì)挑戰(zhàn)。為了可靠地提供PCIe 6.0的全部?jī)?yōu)勢(shì)，需要協(xié)同合作，以規(guī)范PCIe卡、電纜、連接器組裝、測(cè)試方法、測(cè)量和工具以及PCIe PHY和控制器IP等領(lǐng)域的規(guī)范。討論這些話題的專家小組包括泰克公司的David Bouse、是德科技（Keysight）的Rick Eads、Samtec的Steve Krooswyk、Synopsys的Madhumita Sanyal和Intel的Timothy Wig。小組會(huì)議由是德科技的 Pegah Alavi主持。Pegah 在會(huì)議開始時(shí)強(qiáng)調(diào)了多級(jí)信令 （MLS） 在從 NRZ 切換到 PAM4 信令以支持 64GT/s 時(shí)帶來的挑戰(zhàn)MLS的采用為繼續(xù)提高數(shù)據(jù)通信速度開辟了道路。通過將1個(gè)以上的比特映射到一個(gè)傳輸符號(hào)中，可以減少所需的帶寬/位。但是MLS也帶來了許多挑戰(zhàn)，需要克服這些挑戰(zhàn)才能可靠地實(shí)現(xiàn)速度優(yōu)勢(shì)。
在MLS下，信噪比會(huì)惡化，從而對(duì)通道的性能產(chǎn)生負(fù)面影響。因此，通道的各個(gè)方面都需要密切關(guān)注。以提供可靠的 PCIe 6.0 最終用戶解決方案。以下是本屆會(huì)議要點(diǎn)的綜述。PCIe卡機(jī)電(CEM)外形規(guī)格的Rev 6.0將于2023年完成。CEM卡的物理外形尺寸引入了兩個(gè)新的電源連接器，電壓為48V，可提供600W。引入了屏蔽平面 /south via的方法，以屏蔽發(fā)送信號(hào)與接收信號(hào)。如果沒有屏蔽平面/ /south via，PCIe 6.0通道將會(huì)被完全破壞，因?yàn)橐阎睦邮遣蛔⒁饪ǖ牟季稚踔疗茐牧薖CIe 5.0通道。正在定義兩種 PCIe 電纜外形規(guī)格。這兩種新外形都不同于以前的 PCIe 電纜解決方案。內(nèi)部電纜外形正在基于 EDSFF-TA-1016 電纜系統(tǒng)定義，目標(biāo)是 PCIe 5.0 和 PCIe 6.0 速度。外部電纜外形尺寸正在根據(jù)行業(yè)標(biāo)準(zhǔn) CDFP 進(jìn)行定義。內(nèi)置 PCIe 電纜外形尺寸已針對(duì)來自多個(gè)供應(yīng)商、安裝樣式和長(zhǎng)度的一系列連接器和電纜進(jìn)行了表征。PCIe生態(tài)系統(tǒng)在為PCIe 6.0定義和開發(fā)工具和測(cè)試方法時(shí)，一直在考慮后續(xù)的PCIe 7.0。畢竟，PCIe 7.0規(guī)范（128 GT/s）指日可待，它有望在2024-2025年的時(shí)間框架內(nèi)到來。在開發(fā)仿真、測(cè)試和測(cè)量方法以驗(yàn)證連接器和電纜-連接器組件時(shí)，要牢記Tx、Rx和通道合規(guī)性要求。在PCIe 6.0中引入了前向糾錯(cuò)（FEC），這是PCIe接口標(biāo)準(zhǔn)的第一次引入，以適應(yīng)通道損耗的影響。上面介紹的所有內(nèi)容可確保卡、電纜、連接器和組件經(jīng)過驗(yàn)證以支持 PCIe 6.0。根據(jù)終端市場(chǎng)和應(yīng)用，基于 PCIe 的系統(tǒng)將利用上面列出的硬件部署不同的通道拓?fù)?。因此，每個(gè)通道拓?fù)涠紩?huì)帶來其自身的特性，這些特性會(huì)影響通道性能。下圖顯示了基于 PCIe 的系統(tǒng)中常見的四種不同通道拓?fù)洹?/span>從 PCIe PHY 的角度來看，它需要能夠針對(duì)所有可能的通道拓?fù)溥M(jìn)行優(yōu)化。鑒于 PCIe 6.0 規(guī)范規(guī)定的減少插入損耗預(yù)算，如何確保來自根端口的信號(hào)到達(dá)目標(biāo)端口而不會(huì)失去保真度。
解決方案是引入 PCIe 6.0 重定時(shí)器電路。PCIe重定時(shí)器使PCIe在系統(tǒng)板、背板、電纜、立管和附加卡上的擴(kuò)展成為可能，無論其部署的通道拓?fù)淙绾巍Ｖ囟〞r(shí)器是一個(gè)物理層和協(xié)議感知的設(shè)備，但對(duì)軟件是透明的，可以駐留在PCIe根端口和端點(diǎn)之間通道的任何地方。它通過任何通道從主機(jī)PCIe根端口完全恢復(fù)數(shù)據(jù)，提取時(shí)鐘并通過另一個(gè)通道將干凈的數(shù)據(jù)重新傳輸?shù)絇CIe端點(diǎn)設(shè)備。重定時(shí)器解決方案是以定制的PHY和MAC的輕型控制器邏輯的形式實(shí)現(xiàn)的。
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注：本白皮書由是德科技提供
內(nèi)容簡(jiǎn)要
PCIe? 6.0 與 PCIe 5.0 相比，帶寬增加了一倍（16 個(gè)通道的帶寬高達(dá) 256 Gb/s），數(shù)據(jù)傳輸速率提高至 64 GT/s，同時(shí)還與前幾代 PCIe 技術(shù)保持向后兼容性。向 PAM4 和其他增強(qiáng)規(guī)范的過渡，讓測(cè)試變得更加復(fù)雜。
是德科技最新《 PCI Express? 測(cè)試概述 》白皮書解釋 PCIe 4.0、5.0 和 6.0 測(cè)試面臨的挑戰(zhàn)，并介紹全面、可擴(kuò)展的 PCIe 測(cè)試解決方案，包括系統(tǒng)仿真、互連設(shè)計(jì)、發(fā)射機(jī)測(cè)試、接收機(jī)和鏈路均衡測(cè)試、以及協(xié)議層測(cè)試。
是德科技助您開啟通向 PCIe? 6.0 的成功之門！
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