Altera開發最新IP內核芯片 降低FPGA設計復雜性
2012-08-16 21:57:48 本站原創Altera公司的40-Gbps以太網（40GbE）和100- Gbps以太網（100GbE）知識產權（IP）內核芯片能夠高效的構建需要大吞吐量標準以太網連接的系統，包括，芯片至光模塊、芯片至芯片以及背板應用 等。介質訪問控制（MAC）和物理編碼子層以及物理介質附加（PCS+PMA）子層IP內核符合IEEE802.3ba?-2010標準要求，降低用戶在 Altera 28-nm Stratix® V FPGA和40-nm Stratix IV FPGA中集成40GbE和100GbE連接的設計復雜度。
企業和產品市場副總裁Vince Hu評論說：“越來越多的系統設計使用高速以太網——不僅僅是局域網附加子層，而且還有系統內部互聯，因此，包括40GbE/100Gb EMAC和PCS+PMA層在內的子系統IP成為系統設計團隊工具包的關鍵組成。這些內核針對Altera開發套件和Altera Quartus® II軟件12.0集成進行優化，適用于在Stratix IV和Stratix V FPGA中開發高性能、低成本子系統IP。”
通過這一開發，Altera支持40GbE/100GbE系統級吞吐量，提高FPGA設計人員的設計抽象級，同時提升設計團隊的效能。40GbE以 及100Gb EMAC和PHYIP內核提供的接口包括一個基于數據包的通道，與前一代以太網系統在邏輯上兼容。數據速率高達28.05Gbps和14.1Gbps，并 且具有收發器的Altera Stratix VGT和GXFPGA，以及數據速率達到11.3Gbps的Stratix IV GTFPGA都支持這些內核。Stratix FPGA結合了高密度、高性能以及豐富的特性，支持用戶集成更多的功能，提高系統帶寬。
