臺積電公布將模擬設計遷移到3納米的方法
2022-12-13 12:00:19 EETOP從N7到N5再到N3，模擬設計規則的數量急劇增加，同時需要考慮更多的布局效應。模擬單元的高度往往是不規則的，所以沒有像標準單元那樣的基臺(abutment)。附近的晶體管布局會影響相鄰晶體管的性能，需要花費更多時間進行驗證。
臺積電從N5節點開始對模擬單元采取的方法是使用具有固定單元高度的布局，支持單元的基臺以形成陣列，重復使用 Metal 0 及以下的預繪制布局，并且經過硅驗證。模擬單元的 PDK 內部是有源單元，加上所有其他參數：CMOS、保護環、CMOS tap、變容二極管等。
模擬單元現在使用固定高度，放置在軌道（track）中，您可以在其中使用基臺，甚至可以自定義過渡（transition）、tap和保護區域。模擬單元的所有可能組合都經過詳盡的預驗證。
模擬單元
通過這種模擬單元方法，可以實現均勻的氧化物擴散 (OD) 和多晶硅 (PO)，從而提高硅產量。
模擬單元版圖
模擬單元版圖自動化
通過限制模擬單元內的模擬晶體管使用更有規律的模式，那么就可以更容易地使用布局自動化，如：使用模板自動布局、具有電氣感知寬度和空間的自動布線，以及添加備用晶體管以支持設計過程中后來出現的任何ECO。
模擬單元的常規布局
在節點之間遷移時，原理圖拓撲結構被重新使用，而每個器件的寬度和長度確實發生了變化。APR的設置是針對單元中的每個模擬元件進行調整的。對電流和寄生匹配等模擬指標的APR約束使這個過程更加智能。為了支持ECO流程，有一個自動備用晶體管插入的功能。自2021年以來，Cadence和Synopsys都與臺積電合作，以實現這種改進的模擬自動化方法。
將模擬電路遷移到新的工藝節點需要一系列設備映射、電路優化、版圖重用、模擬 APR、EM 和 IR 修復以及版圖后仿真。在映射期間，使用 Id 飽和方法，其中器件根據其上下文自動識別。
偽布局后仿真可以使用估計值和一些完全提取的值來縮短分析循環。Cadence和Synopsys對IC布局工具的增強現在支持原理圖遷移、電路優化和版圖遷移步驟。
使用自動化步驟和模板方法將 N4 的 VCO 布局遷移到 N3E 節點，重用差分對和電流鏡像設備的布局和方向。將新的自動化遷移方法與手動方法進行比較，其中手動遷移所需時間為 50 天，而自動化僅需 20 天，因此生產率提高了 2.5 倍。早期的 EM、IR 和寄生 RC 檢查是實現生產力提升的基礎。
環形 VCO 也使用 Pcells 從 N40 手動和自動遷移到 N22 節點。通過使用自動化流程，生產率提高了 2 倍。Pcells 有更多的限制，所以生產率的提高相對較少。
總結
臺積電通過以下方式應對模擬單元遷移的挑戰：與Cadence和Synopsys等EDA供應商合作修改他們的工具，使用固定高度的模擬單元以實現更多的布局自動化，以及采用與數字流程類似的策略。兩個遷移實例表明，當使用較小的節點，如N5到N3時，生產率的提高可以達到2.5倍。即使是像N40這樣的成熟節點，使用Pcells也可望有2倍的生產率提高。
原文
https://semiwiki.com/semiconductor-manufacturers/321960-tsmc-oip-analog-cell-migration/
