DDR5訓練模式介紹
2020-11-08 12:15:53 EETOPCadence最近在臺積電N5工藝上發布了針對DDR5和LPDDR5 DRAM存儲標準的硅驗證IP。
新的多標準IP面向數據中心、存儲、人工智能/機器學習（AI / ML）和超大規模計算等應用。同時支持DDR5和LPDDR5協議的新IP成為單芯片解決方案，可用于具有不同DRAM要求的產品中。
據SK Hynix稱，具有高數據速率的DDR5預計到2024年將占據全球DRAM市場份額的43％。使DDR5的高數據速率成為現實的關鍵技術之一是決策反饋均衡（DFE）。
在本文中，我們將介紹另一種重要技術，即DDR校準概念，該技術可實現此內存接口的最佳性能。
T分支拓撲結構
我們通常需要采用多個內存芯片來增加系統的內存容量。在這種情況下，布線策略會對最終的內存性能產生重大影響。其中一種方案是下圖所示的T型分支連接。
這種配置通常用于DDR2芯片，CLK/指令/地址線被路由到一個中心點，然后從該中心節點分配到不同的DRAM芯片。當與系統中的不同存儲芯片通信時，這使我們能夠為CLK /命令/地址線設置匹配的走線長度。
CLK /命令/地址信號具有幾乎相同的傳播延遲，從而簡化了設計過程。但是，T分支拓撲會增加這些信號線的電容負載。
Fly-By拓撲
另一種解決方案是DDR3和新一代DDR技術采用的Fly-By拓撲結構。Fly-By拓撲在將時鐘、命令和地址線從控制器路由到DRAM芯片時，采用了菊花鏈結構。這一點在下面進行了描述。
Fly-By拓撲
注意，數據（DQ）和選通信號（DQS）與星形分支連接一樣以星形配置連接。使用Fly-By配置，由于信號在不同DRAM芯片上的到達時間略有不同，因此我們可以更輕松地應對增加的電容負載。
由于信號在略微不同的時間遇到DRAM芯片的輸入電容，因此總體電容性負載表現為這些信號的分布式負載。因此，對于給定的系統存儲容量，有效地減小了電容性負載，因此，改善了信號完整性和數據速率。
這種技術的缺點是，與具有較短點對點連接的數據和選通信號相比，菊花鏈控制和地址信號的延遲較大。此外，控制和地址信號在不同的時間到達不同的DRAM。在高于1 GHz的速度下，這些時間偏差會使滿足信號建立/保持時間要求非常具有挑戰性。
為了解決這個問題，高帶寬存儲器接口，如DDR4和DDR5，采用訓練模式來測量PCB線路的時間偏斜。有了時間偏移，控制器就可以給從控制器驅動到DRAM的數據信號引入適當的延遲，使數據到達時與指令和地址信號有良好的時序關系。
這些訓練模式之一是write leveling。
write leveling
為了進行可靠的寫操作，選通信號（DQS）的邊沿應在時鐘邊沿的預定范圍內。與具有較短點對點連接的選通信號相比，采用Fly-By拓撲，以菊花鏈方式連接的時鐘信號會有較大的延遲。為了對齊這兩個信號，DDR3和較新的DDR代提供了write leveling訓練模式。
在這種模式下（發生在設備初始化期間），控制器不斷將選通信號發送到特定的DRAM。當DRAM接收到選通信號時，它將對時鐘信號進行采樣，并將其在數據總線上的值返回給控制器。
在write leveling開始時，由于時鐘信號經歷了較大的延遲，因此返回值為零。控制器將為DQS信號引入越來越多的延遲，直到控制器觀察到數據總線上從零到一的轉變為止。此時，控制器將鎖定此校準延遲設置，并將其用于以后的寫操作。
執行寫操作時，控制器會將這種延遲引入數據和選通信號。這種偏斜將使數據和控制信號以適當的時序到達DRAM輸入。下圖說明了write leveling訓練模式。
請注意，時鐘和DQS之間的時滯對于不同的DRAM芯片而言并不相同。因此，應為系統中的每個DRAM執行write leveling。
DDR5的訓練模式
DDR5支持幾種不同的訓練模式，這些模式對其高數據速率能力有重大影響。除了上面討論的write leveling以外，DDR5還包括新的讀前導訓練模式，命令/地址訓練模式和芯片選擇訓練模式。DDR5還具有新功能以補償無與倫比的DQ-DQS接收器架構，從而進一步提高了數據速率。
與DDR5讀取訓練相關的數據模式包括默認的可編程串行模式、簡單的時鐘模式和線性反饋移位寄存器(LFSR)生成的模式，可用于在處理DDR5高數據速率時擁有更穩健的時序余量。
