Synopsys推出最新RTL綜合工具Design Compiler2010
2010-04-09 15:32:22 本站原創(chuàng)Synopsys（SNPS）宣布該公司在其Galaxy™設(shè)計(jì)實(shí)現(xiàn)平臺(tái)中推出了最新的創(chuàng)新RTL綜合工具Design Compiler® 2010，它將綜合和物理層實(shí)現(xiàn)流程增速了兩倍。為了滿足日益復(fù)雜的設(shè)計(jì)中極具挑戰(zhàn)性的進(jìn)度要求，工程師們需要一種RTL綜合解決方案，使他們盡量減少重 復(fù)工作并加速物理實(shí)現(xiàn)進(jìn)程。為了應(yīng)對(duì)這些挑戰(zhàn)，Design Compiler 2010對(duì)拓?fù)浼夹g(shù)進(jìn)行擴(kuò)展，為Synopsys旗艦布局布線解決方案IC Compiler提供“物理層指引”；將時(shí)序和面積的一致性提升至5%的同時(shí)，還將IC Complier的布線速度提升了1.5倍。Design Compiler 2010的這一項(xiàng)新功能使RTL工程師們能夠在綜合環(huán)境中進(jìn)行布局檢測(cè)，從而可以更快地達(dá)到最佳布局效果。此外，Design Complier采用可調(diào)至多核處理器的全新可擴(kuò)展基礎(chǔ)架構(gòu)，在四核平臺(tái)上可產(chǎn)生兩倍提升綜合運(yùn)行時(shí)間。
為了減輕今天巨大的上市時(shí)間壓力，Design Compiler 2010對(duì)拓?fù)浼夹g(shù)進(jìn)行擴(kuò)展，進(jìn)一步優(yōu)化了與IC Compiler的關(guān)聯(lián)，將緊密關(guān)聯(lián)度拉至5%。在綜合過(guò)程中應(yīng)用了額外的物理層優(yōu)化技術(shù)，并且創(chuàng)建了物理層指引并將其傳遞到IC Compiler，從而簡(jiǎn)化了流程，并將IC Compiler的布局速度提升了1.5倍。Design Compiler 2010也為RTL設(shè)計(jì)師們提供了在綜合環(huán)境內(nèi)部進(jìn)入到IC Compiler進(jìn)行布局規(guī)劃的功能。按下按鈕后，設(shè)計(jì)師們就能夠進(jìn)行布局的調(diào)整，確保他們盡早識(shí)別和修復(fù)布局問(wèn)題和獲得更快速的設(shè)計(jì)收斂。
采用一種全新可擴(kuò)展架構(gòu)設(shè)計(jì)的Design Compiler 2010在多核計(jì)算服務(wù)器上可將運(yùn)行速度顯著提高。它采用一種優(yōu)化的分布式原理和多線程并行技術(shù)方案，運(yùn)行在四核計(jì)算服務(wù)器時(shí)可達(dá)到平均2倍速的更快運(yùn)行 時(shí)間，同時(shí)實(shí)現(xiàn)綜合結(jié)果的零誤差。
公司網(wǎng)址：http://www.synopsys.com
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