賽靈思推出具有全新功能的 ISE® 13.3 設計套件
2011-11-06 15:56:52 本站原創賽靈思設計方法市場部高級市場總監 Tom Feist 指出：“相對于同類競爭解決方案而言，只有 System Generator for DSP 才能為開發人員提供一款比特精度的解決方案。這就是說，我們能確保仿真模型與硬件實現方案完全匹配。賽靈思 7 系列 28nm FPGA 之所以能在單個器件上實現高達 1.33 teraflops（萬億次浮點運算） 的單精度浮點性能，這就要求必須采用一種能夠實現手動設計效果且易于使用的設計流程。”
賽靈思 Floating-Point Operator 內核能夠支持多種可在 FPGA 上執行的浮點算法運算。CORE Generator 工具和現在的 System Generator 生成內核后，會明確有關運算，每個不同的運算都采用通用的 AXI-4 流媒體接口。此前，我們能用 CORE Generator 中的完全定制精度浮點 IP 核在賽靈思 FPGA 中實現浮點設計，但這種設計流程需要設計人員了解 VHDL 或 Verilog，而且仿真工作對 DSP 開發人員來說也是一種挑戰。現在有了 ISE 13.3 設計套件，設計人員能從更高的抽象層來實現系統，并可利用 MathWorksSimulink® 工具的仿真功能來確保設計滿足高保真要求。
ISE 13.3 設計套件還新增了 Red Hat Enterprise Linux 6 版本，能幫助邏輯、嵌入式和系統版本用戶提升工作效率。所有版本均針對7 系列器件對即插即用 IP和器件支持進行了改進。嵌入式版本和系統版本顯著改進了 Platform Studio 的簡便易用性，包括采用全新的圖形設計視圖。邏輯版本改進了 PlanAhead™ 設計分析工具的使用效率，包括 HDL 文件的圖形化分級視圖。
客戶現在即可下載 ISE 13.3 設計套件立即啟動設計工作，也可下載賽靈思最新 System Generator 浮點支持白皮書（參閱《浮點 DSP 算法》）。
ISE 13 設計套件可立即面向所有 ISE 版本供貨，邏輯版本起始定價為 2,995 美元，現已支持 32 位和 64 位 Windows 7。客戶可從賽靈思網站下載 30 天全功能免費評估版。
