Cadence采用全新Virtuoso版圖套件大幅加快芯片設計
2013-07-17 20:23:32 本站原創摘要：
· Cadence 可支持電學感知設計(EAD)的版圖套件，(EAD)在版圖繪制過程中可實現實時寄生參數提取，從而為工程師們節省從數天到數周不等的設計時間。
· 新產品和方法學減少了進行多次設計反復和“過度設計”的需要，從而提高了性能，減小了面積。
21ic訊 Cadence設計系統公司宣布推出用于實現電學感知設計的Virtuoso®版圖套件，它是一種開創性的定制設計方法，能提高設計團隊的設計生產力和定制IC的電路性能。這是一種獨特的在設計中實現電學驗證功能，讓設計團隊在創建版圖時即可監控電學問題，而不用等到版圖完成才能驗證其是否滿足最初設計意圖。Virtuoso版圖套件EAD功能在為工程師們縮短多達30%的電路設計周期的同時，還可優化芯片尺寸和性能。
采用這種創新的全新技術，工程師們能實時地從電學方面分析、模擬和驗證互連線決定，從而在電學上建立時便正確的版圖。這種實時的可見性讓工程師們減少了保守的設計行為——或者“過度設計”——這些行為對芯片性能和面積有負面影響。
Virtuoso版圖套件EAD可提供：
· 從運行于Virtuoso模擬設計環境的仿真中捕獲電流和電壓，并將這些電學信息傳送給版圖環境的能力。
· 讓電路設計師能設置電學約束條件(例如匹配的電容和電阻)、并允許版圖工程師實時觀察這些約束條件是否得到滿足的管理功能。
· 一個在版圖被創建時即可對它進行快速評估、并提供設計中電學視圖來進行實時分析和優化的、內置的互連線寄生參數提取引擎。
· 電遷移(EM)分析，在畫版圖時如果產生任何電遷移問題即提醒版圖工程師注意。
· 部分版圖再仿真，有助于防止錯誤被深藏于密布的版圖，從而盡可能減少重新設計，減少“過度設計”的需要。
· 電路設計師與版圖設計工程師之間更高程度的協作，以實現電學上從建立起即正確的版圖，而不管設計團隊成員身在何處。
“Virtuoso版圖套件EAD表明我們在自動化定制設計方面前進了一大步，通過對電學問題更高的實時可見度，讓版圖工程師與電路工程師之間能進行更高效的協作，”Cadence主管硅實現部門研發的公司高級副總裁Tom Beckley表示。“EAD凸顯了我們對發展Virtuoso平臺的重視，確保它能滿足無數依靠它來處理復雜設計難題的工程師們的需要。”
