AI芯片的供電挑戰(zhàn)
2025-06-20 11:16:28 EETOP隨著人工智能（AI）工作負(fù)載規(guī)模和復(fù)雜度的不斷提升，為處理海量數(shù)據(jù)而開發(fā)的各種處理元件對功耗的需求達(dá)到了前所未有的水平。但如何高效且可靠地提供這種功耗，同時(shí)不降低信號(hào)完整性或引發(fā)熱瓶頸問題，已成為半導(dǎo)體歷史上最嚴(yán)峻的設(shè)計(jì)與制造挑戰(zhàn)之一。
與通用處理器不同，專為 AI 工作負(fù)載設(shè)計(jì)的芯片將集成密度推向了極致。它們在更小的封裝尺寸內(nèi)封裝了更多晶體管，同時(shí)通常以小芯片（chiplet）的形式增加晶體管總數(shù)。其結(jié)果是形成了更大、更密集的系統(tǒng)級(jí)封裝（SiP），其中電源傳輸不僅成為一個(gè)電氣問題，更演變?yōu)閺膯蝹€(gè)小芯片到服務(wù)器機(jī)架的封裝、材料和系統(tǒng)集成挑戰(zhàn)。
新思科技（Synopsys）研究員戈德溫?馬本（Godwin Maben）表示：“動(dòng)態(tài)功耗在很大程度上占主導(dǎo)地位，這主要由計(jì)算單元和內(nèi)存之間的數(shù)據(jù)移動(dòng)驅(qū)動(dòng)。例如，英偉達(dá)（NVIDIA）的 Blackwell 功耗范圍為 700 瓦至 1,400 瓦。這使得高效的總線架構(gòu)和架構(gòu)創(chuàng)新（如數(shù)據(jù)壓縮策略）變得至關(guān)重要。”
由于內(nèi)存和計(jì)算單元之間來回傳輸?shù)臄?shù)據(jù)量巨大，動(dòng)態(tài)功耗占據(jù)主導(dǎo)地位。這些數(shù)據(jù)傳輸通過大規(guī)模內(nèi)存層級(jí)結(jié)構(gòu)進(jìn)行，使用各種高速互連技術(shù)。但移動(dòng)所有這些數(shù)據(jù)需要付出代價(jià)，形成從內(nèi)存層級(jí)決策一直延伸到電源傳輸網(wǎng)絡(luò)（PDN）的級(jí)聯(lián)設(shè)計(jì)約束。
imec 研發(fā)副總裁朱利安?里凱（Julien Ryckaert）指出：“隨著我們轉(zhuǎn)向背面和 3D 堆疊，熱量變得更加集中且更難消散。這種物理緊湊性加劇了電遷移和局部熱熱點(diǎn)等挑戰(zhàn)。”
隨著人工智能（AI）工作負(fù)載規(guī)模和復(fù)雜度的不斷提升，為處理海量數(shù)據(jù)而開發(fā)的各種處理元件對功耗的需求達(dá)到了前所未有的水平。但如何高效且可靠地提供這種功耗，同時(shí)不降低信號(hào)完整性或引發(fā)熱瓶頸問題，已成為半導(dǎo)體歷史上最嚴(yán)峻的設(shè)計(jì)與制造挑戰(zhàn)之一。
與通用處理器不同，專為 AI 工作負(fù)載設(shè)計(jì)的芯片將集成密度推向了極致。它們在更小的封裝尺寸內(nèi)封裝了更多晶體管，同時(shí)通常以小芯片（chiplet）的形式增加晶體管總數(shù)。其結(jié)果是形成了更大、更密集的系統(tǒng)級(jí)封裝（SiP），其中電源傳輸不僅成為一個(gè)電氣問題，更演變?yōu)閺膯蝹€(gè)小芯片到服務(wù)器機(jī)架的封裝、材料和系統(tǒng)集成挑戰(zhàn)。
新思科技（Synopsys）研究員戈德溫?馬本（Godwin Maben）表示：“動(dòng)態(tài)功耗在很大程度上占主導(dǎo)地位，這主要由計(jì)算單元和內(nèi)存之間的數(shù)據(jù)移動(dòng)驅(qū)動(dòng)。例如，英偉達(dá)（NVIDIA）的 Blackwell 功耗范圍為 700 瓦至 1,400 瓦。這使得高效的總線架構(gòu)和架構(gòu)創(chuàng)新（如數(shù)據(jù)壓縮策略）變得至關(guān)重要。”
由于內(nèi)存和計(jì)算單元之間來回傳輸?shù)臄?shù)據(jù)量巨大，動(dòng)態(tài)功耗占據(jù)主導(dǎo)地位。這些數(shù)據(jù)傳輸通過大規(guī)模內(nèi)存層級(jí)結(jié)構(gòu)進(jìn)行，使用各種高速互連技術(shù)。但移動(dòng)所有這些數(shù)據(jù)需要付出代價(jià)，形成從內(nèi)存層級(jí)決策一直延伸到電源傳輸網(wǎng)絡(luò)（PDN）的級(jí)聯(lián)設(shè)計(jì)約束。
imec 研發(fā)副總裁朱利安?里凱（Julien Ryckaert）指出：“隨著我們轉(zhuǎn)向背面和 3D 堆疊，熱量變得更加集中且更難消散。這種物理緊湊性加劇了電遷移和局部熱熱點(diǎn)等挑戰(zhàn)。”
為了在這些功率水平下實(shí)現(xiàn)可管理的電源傳輸，多學(xué)科設(shè)計(jì)團(tuán)隊(duì)必須全面考慮電壓調(diào)節(jié)的位置和方式、熱量提取方法、材料在大電流應(yīng)力下的行為，以及在電遷移和 IR 壓降影響可靠性之前所具有的裕量。這些設(shè)計(jì)決策的復(fù)雜性要求電子設(shè)計(jì)自動(dòng)化（EDA）工具、制造工藝和先進(jìn)封裝之間實(shí)現(xiàn)更緊密的耦合。
新思科技首席架構(gòu)師杰伊?羅伊（Jay Roy）表示：“如今，高性能計(jì)算和 AI 加速器已突破千瓦級(jí)功耗邊界。設(shè)計(jì)復(fù)雜度的爆炸式增長和不斷縮短的開發(fā)周期，對半導(dǎo)體系統(tǒng)級(jí)芯片（SoC）設(shè)計(jì)構(gòu)成了持續(xù)挑戰(zhàn)。”
這種在擴(kuò)展性能的同時(shí)最小化功耗的推動(dòng)，正迫使電源傳輸模型發(fā)生重大變革。這不再僅僅是降低電阻的問題，而是涉及對電感行為、熱梯度以及不同膨脹系數(shù)材料之間的耦合進(jìn)行建模。早期預(yù)測電壓降、電流瓶頸和熱熱點(diǎn)現(xiàn)在至關(guān)重要，并且必須在實(shí)際布局和集成約束的背景下進(jìn)行。
IC工程師技術(shù)盛會(huì) 研討會(huì)報(bào)名通知
從橫向到垂直電源傳輸
無論多少仿真都無法解決傳統(tǒng)橫向電源傳輸固有的局限性。在封裝和印刷電路板（PCB）上橫向路由大電流電源跡線會(huì)引入損耗和空間限制，這些限制已無法滿足現(xiàn)代需求。當(dāng)芯片功耗為 100 瓦或 200 瓦時(shí)，這種方法尚可使用，但如今已成為現(xiàn)代 AI 硬件的限制因素。
Saras Micro Devices 首席商務(wù)官埃爾科?伯格曼（Eelco Bergman）表示：“當(dāng)前的加速器卡通常采用橫向電源傳輸架構(gòu)，將數(shù)千安培的電流通過數(shù)厘米的 PCB 跡線從電源模塊路由到處理器。由于大電流和跡線電阻，這種方法會(huì)導(dǎo)致顯著的功率損耗和過度發(fā)熱。此外，用于支持不斷增加的總功率、電源軌數(shù)量以及關(guān)鍵高速信號(hào)路由的電路板空間有限。”
在這些功率水平下，每一毫歐姆的電阻都會(huì)轉(zhuǎn)化為必須消散的瓦特?zé)崃俊４送猓瑱M向布線施加的空間限制通常會(huì)在電源完整性和信號(hào)完整性之間造成權(quán)衡。在高帶寬系統(tǒng)中，數(shù)百個(gè)高速串行器 / 解串器（SerDes）通道與密集的電源層共享電路板空間，這些權(quán)衡變得難以承受。
圖 1：垂直電源傳輸網(wǎng)絡(luò)，顯示直接嵌入封裝基板中的多域電容器模塊。來源：Saras Micro Devices
為了克服這些限制，半導(dǎo)體行業(yè)正越來越多地探索垂直電源傳輸。通過將電源軌或穩(wěn)壓器直接嵌入芯片下方，并通過低阻抗路徑垂直連接它們，從電源到硅片的距離大幅縮短。其結(jié)果是減少了 IR 壓降和噪聲，同時(shí)為關(guān)鍵信號(hào)釋放了頂層布線空間。
伯格曼補(bǔ)充道：“我們看到客戶正在積極探索具有嵌入式電壓調(diào)節(jié)和集成電容解決方案的垂直電源傳輸架構(gòu)，這些解決方案可以實(shí)現(xiàn)電源傳輸?shù)谋镜鼗＿@些方法釋放了頂層 PCB 空間，減少了寄生損耗，并提高了整體電源傳輸性能。”
在基板和中介層內(nèi)使用集成電源傳輸層，以及局部去耦，使 AI 小芯片和加速器能夠以更少的壓降獲得更清潔、更穩(wěn)定的電源。先進(jìn)基板（包括那些具有嵌入式無源器件的基板）現(xiàn)在正與硅片本身協(xié)同設(shè)計(jì)，以優(yōu)化阻抗分布和散熱性能。
與此同時(shí)，這些技術(shù)也帶來了新的可靠性挑戰(zhàn)。通過新材料和垂直結(jié)構(gòu)傳輸大電流需要對電流擁擠、熱循環(huán)和材料疲勞進(jìn)行嚴(yán)格建模。嵌入式電源元件必須在承受強(qiáng)烈熱通量的同時(shí)，與敏感信號(hào)層保持電隔離。這反過來又推動(dòng)了介電材料、沉積技術(shù)和協(xié)同設(shè)計(jì)方法的創(chuàng)新。
先進(jìn)封裝與散熱
高功率密度直接轉(zhuǎn)化為熱密度，這可能導(dǎo)致熱熱點(diǎn)，從而降低可靠性并減少性能。如果沒有先進(jìn)的散熱技術(shù)，即使是效率最高的系統(tǒng)也需要進(jìn)行熱節(jié)流，這會(huì)大幅降低性能。
安靠（Amkor）小芯片和倒裝芯片球柵陣列（FCBGA）業(yè)務(wù)部高級(jí)總監(jiān)杰拉德?約翰（Gerard John）表示：“如今的先進(jìn)封裝采用多尺度熱管理技術(shù)來高效散熱和排熱。銦合金熱界面材料（TIM）特別有效，因?yàn)槠錈釋?dǎo)率約為 80 W/m-K。然而，銦 TIM 需要芯片背面和蓋子底面進(jìn)行金屬化處理，通常使用 Ti/Au 或 Ni/Au 等材料。需要回流工藝來在芯片和蓋子之間形成鍵合，這有助于降低界面電阻。”
最小化芯片和散熱器之間的熱阻取決于材料和應(yīng)用技術(shù)。均勻的 TIM 覆蓋和低空洞處理對于實(shí)現(xiàn)芯片上一致的散熱至關(guān)重要。傳統(tǒng)的基于焊料的 TIM 正在被高性能金屬合金、相變材料和新型碳基界面所取代或補(bǔ)充。
約翰指出：“確保 TIM 應(yīng)用中的空洞最小化至關(guān)重要。空洞會(huì)顯著阻礙熱傳導(dǎo)，導(dǎo)致熱熱點(diǎn)和器件可靠性下降。監(jiān)控 TIM 空洞在工藝優(yōu)化和器件篩選中至關(guān)重要。”
這些解決方案通常針對特定工作負(fù)載定制。例如，AI 訓(xùn)練比推理產(chǎn)生更長時(shí)間的持續(xù)功率突發(fā)，需要不同的熱瞬態(tài)響應(yīng)。封裝工程師必須與系統(tǒng)架構(gòu)師合作，確保散熱解決方案與實(shí)際工作負(fù)載曲線相匹配。
約翰提到：“TIM 的選擇通常基于器件功率圖，該圖指示高發(fā)熱區(qū)域。通過將 TIM 特性與這些圖相匹配，可以實(shí)現(xiàn)最佳熱管理，確保器件上的高效散熱。”
在多小芯片系統(tǒng)中，熱挑戰(zhàn)因熱邏輯塊的接近而放大。先進(jìn)設(shè)計(jì)正轉(zhuǎn)向蒸汽腔、微流體冷卻和雙面散熱來管理這種復(fù)雜性。每種方法都帶來了新的制造、可靠性和材料集成障礙，但它們正迅速成為實(shí)現(xiàn)大規(guī)模 AI 性能的必要工具。
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鉬與材料遷移
隨著 AI 加速器對功率的需求增加和集成度的提高，傳統(tǒng)的前端材料已顯過時(shí)。鎢和銅廣泛用于局部互連和接觸，因其導(dǎo)電性和可制造性而成為行業(yè)標(biāo)準(zhǔn)，但如今在芯片最密集的部分已產(chǎn)生限制。
這正是鉬作為關(guān)鍵替代金屬嶄露頭角的地方。與銅相比，鉬的電子平均自由程更短；與鎢相比，在窄幾何尺寸下具有更好的可擴(kuò)展性，因此在先進(jìn)節(jié)點(diǎn)中，鉬在電阻率和可制造性方面均提供了切實(shí)的改進(jìn)。
泛林半導(dǎo)體（Lam Research） corporate vice president 兼總經(jīng)理凱漢?阿什蒂亞尼（Kaihan Ashtiani）表示：“從傳統(tǒng)鎢金屬化轉(zhuǎn)向鉬可帶來顯著的性能提升，包括接觸電阻降低高達(dá) 50%。鉬的電子平均自由程更短，使其在更小尺寸下表現(xiàn)更優(yōu)，顯著降低了緊密封裝互連結(jié)構(gòu)中的電阻問題。”
實(shí)際上，這意味著鉬在局部互連中特別有優(yōu)勢，因?yàn)楝F(xiàn)在線寬和間距已低于 20nm。在這些尺寸下，像鎢這樣的傳統(tǒng)金屬會(huì)因電子散射增加而受損，這會(huì)導(dǎo)致有效電阻率和熱負(fù)載升高。相比之下，鉬在受限幾何尺寸中保持了良好的導(dǎo)電行為。
對于 AI 器件，這一特性至關(guān)重要。隨著更多功能被封裝在更少的平方毫米內(nèi)，且垂直堆疊變得越來越普遍，熱量和電阻日益局部化。像鉬這樣的材料創(chuàng)新有助于緩解這些影響，既通過改善電氣性能，又通過簡化集成到原子層沉積（ALD）和化學(xué)氣相沉積（CVD）工藝中，這些工藝在領(lǐng)先的晶圓廠中已很常見。
阿什蒂亞尼表示：“當(dāng)互連尺寸縮小到低于銅等金屬的平均自由程時(shí)，由于電子散射更頻繁，電阻會(huì)增加。在這些情況下，像鉬這樣平均自由程更短的金屬實(shí)際上變得更有利，因?yàn)樗诟〕叽缦卤３指偷碾娮琛?/span>”
向鉬的轉(zhuǎn)變也與行業(yè)減少電遷移風(fēng)險(xiǎn)的更廣泛努力一致。在 AI 工作負(fù)載常見的高電流密度下，金屬遷移會(huì)隨著時(shí)間的推移產(chǎn)生空洞和開路，這是對可靠性日益增長的擔(dān)憂。鉬的高熔點(diǎn)和晶粒穩(wěn)定性有助于抵消這一點(diǎn)，使其成為長壽命 AI 計(jì)算應(yīng)用的強(qiáng)大候選材料。
盡管尚未普及，但鉬的采用正在加速，特別是在功率密度極高的應(yīng)用中，如 GPU 矩陣引擎和 SRAM 陣列。它在包含背面電源傳輸?shù)钠骷幸苍絹碓绞軞g迎，其中金屬化層的復(fù)雜性要求高度保形和低電阻率的材料。
背面電源傳輸
如今，芯片架構(gòu)中最具變革性的轉(zhuǎn)變或許是向背面電源傳輸網(wǎng)絡(luò)（BSPDN）的遷移。背面電源傳輸網(wǎng)絡(luò)不再通過頂部金屬層同時(shí)路由電源和信號(hào)（它們在頂部金屬層爭奪空間），而是通過在晶圓底面引入電源連接來解耦這些功能。
最初的概念由英特爾（Intel）首次公開稱為 “電源通孔”，此后已演變?yōu)樾袠I(yè)正在采用的更廣泛的技術(shù)類別。本質(zhì)上，晶圓的背面被蝕刻以暴露觸點(diǎn)，然后這些觸點(diǎn)用于直接向晶體管供電，繞過信號(hào)路由堆疊并顯著提高效率。
imec 的里凱表示：“背面電源傳輸始于蝕刻到硅中的電源通孔，以從背面提供直接電源訪問，這有助于降低阻抗。從兩側(cè)處理晶圓為器件縮放和路由密度開辟了新機(jī)會(huì)，盡管由于去除硅作為散熱器，這也帶來了熱挑戰(zhàn)。”
這種結(jié)構(gòu)重組為 AI 芯片提供了幾個(gè)關(guān)鍵優(yōu)勢。首先，通過分離電源和信號(hào)路由，工程師在布局規(guī)劃和時(shí)序優(yōu)化方面獲得了更大的靈活性。信號(hào)層可以擴(kuò)展或微調(diào)，而無需擔(dān)心電源分配限制。其次，它實(shí)現(xiàn)了更薄、更均勻的電源網(wǎng)格，從而減少了 IR 壓降并使電壓調(diào)節(jié)更可預(yù)測。
里凱補(bǔ)充道：“電源傳輸曾經(jīng)是眾多考慮因素之一，現(xiàn)在它塑造了整個(gè)布局規(guī)劃。背面 PDN 有助于緩解路由擁塞并實(shí)現(xiàn)更高的晶體管密度，但它們也增加了功率密度，這使得熱管理比以往任何時(shí)候都更加關(guān)鍵。”
此外，背面處理為散熱引入了新選項(xiàng)。由于硅襯底不再充當(dāng)散熱障礙，設(shè)計(jì)人員可以實(shí)施雙面散熱策略，在芯片的兩側(cè)應(yīng)用熱界面。
然而，背面電源傳輸并非沒有挑戰(zhàn)。它需要全新的工藝流程和材料進(jìn)步，包括晶圓減薄、硅通孔（TSV）對齊、混合鍵合和處理極其脆弱的芯片。這些結(jié)構(gòu)的機(jī)械可靠性仍在研究中，良率優(yōu)化仍是大規(guī)模采用的障礙。
設(shè)計(jì)協(xié)同優(yōu)化與系統(tǒng)級(jí)影響
盡管背面電源、鉬互連和垂直 PDN 具有技術(shù)前景，但這些進(jìn)步都不是孤立發(fā)生的。下一代 AI 芯片將需要跨設(shè)計(jì)棧的更緊密集成方法，即通常所說的系統(tǒng)技術(shù)協(xié)同優(yōu)化（STCO）。
在這種模式下，硅架構(gòu)師、封裝工程師和系統(tǒng)設(shè)計(jì)師從最早的設(shè)計(jì)階段開始協(xié)作。電源傳輸網(wǎng)絡(luò)、熱分布、機(jī)械應(yīng)力和布局規(guī)劃必須作為相互依賴的系統(tǒng)進(jìn)行建模，而不是流程中的順序步驟。
新思科技的馬本表示：“功耗感知協(xié)同設(shè)計(jì)變得越來越重要。它有助于平衡熱性能與時(shí)序收斂，使客戶能夠在最終產(chǎn)品中實(shí)現(xiàn)更好的效率和可靠性。”
在系統(tǒng)層面，這些優(yōu)化具有廣泛的影響。例如，熱節(jié)流是 AI 芯片性能的最大威脅之一。如果沒有對局部發(fā)熱的有效預(yù)測和緩解，否則設(shè)計(jì)良好的系統(tǒng)在現(xiàn)場可能表現(xiàn)不佳。
新思科技的羅伊表示：“上游電源傳輸效率的邊際改進(jìn)可以防止下游的熱退化。目標(biāo)是讓工程師盡早了解這些系統(tǒng)如何相互作用，以便將可靠性內(nèi)置其中，而不是事后添加。”
這不僅對芯片有影響，系統(tǒng)集成商還必須考慮整個(gè)棧（芯片、中介層、基板和 PCB）的 PDN 阻抗。信號(hào)完整性、板級(jí)去耦和機(jī)箱級(jí)氣流都會(huì)影響高效電源芯片在實(shí)際環(huán)境中的性能是否符合預(yù)期。
這些約束提升了協(xié)同仿真和跨域反饋回路的重要性。電壓完整性和電磁干擾（EMI）現(xiàn)在與熱仿真、材料建模和功耗感知驗(yàn)證直接交叉。作為回應(yīng)，一些芯片制造商正在將封裝和系統(tǒng)工程團(tuán)隊(duì)納入內(nèi)部，或?qū)⑺麄兦度?a href="http://www.xebio.com.cn/semi" target="_blank" class="keylink">芯片設(shè)計(jì)團(tuán)隊(duì)中，以加快迭代并確保一致性。
除了技術(shù)協(xié)調(diào)外，經(jīng)濟(jì)激勵(lì)也推動(dòng)了協(xié)同優(yōu)化。通過添加過量電容、更寬的電源平面或過度設(shè)計(jì)的電壓調(diào)節(jié)器（VRM）來過度配置電源傳輸系統(tǒng)，會(huì)消耗本可用于計(jì)算的電路板面積和資源。
Saras 的伯格曼表示：“降低 IR 壓降和提高電源傳輸效率直接轉(zhuǎn)化為更少的熱量和更低的散熱成本。這在超大規(guī)模數(shù)據(jù)中心中是直接的成本優(yōu)勢。”
結(jié)論
隨著 AI 需求的增長，優(yōu)化每瓦特功耗以及交付每瓦特所花費(fèi)的每一美元的壓力只會(huì)加劇。這意味著電源傳輸不再是后端考慮因素，它已成為塑造 AI 芯片設(shè)計(jì)和制造的前沿約束。隨著 AI 芯片進(jìn)入千瓦級(jí)功耗領(lǐng)域，行業(yè)必須重新思考從材料到布局規(guī)劃、從晶圓鍵合到散熱的一切。背面電源傳輸網(wǎng)絡(luò)、鉬互連和垂直集成基板等創(chuàng)新只是開始。
AI 芯片電源傳輸?shù)那斑M(jìn)道路需要跨學(xué)科的深度協(xié)作。隨著工程師面對下一代電源傳輸?shù)亩辔锢硖匦裕瑖@硅、封裝和系統(tǒng)設(shè)計(jì)建立的孤島正在瓦解。盡管這些解決方案的成本和復(fù)雜性很高，但回報(bào)（以性能、效率和可擴(kuò)展性衡量）將是巨大的。
原文
https://semiengineering.com/power-delivery-challenges-for-ai-chips
為了在這些功率水平下實(shí)現(xiàn)可管理的電源傳輸，多學(xué)科設(shè)計(jì)團(tuán)隊(duì)必須全面考慮電壓調(diào)節(jié)的位置和方式、熱量提取方法、材料在大電流應(yīng)力下的行為，以及在電遷移和 IR 壓降影響可靠性之前所具有的裕量。這些設(shè)計(jì)決策的復(fù)雜性要求電子設(shè)計(jì)自動(dòng)化（EDA）工具、制造工藝和先進(jìn)封裝之間實(shí)現(xiàn)更緊密的耦合。
新思科技首席架構(gòu)師杰伊?羅伊（Jay Roy）表示：“如今，高性能計(jì)算和 AI 加速器已突破千瓦級(jí)功耗邊界。設(shè)計(jì)復(fù)雜度的爆炸式增長和不斷縮短的開發(fā)周期，對半導(dǎo)體系統(tǒng)級(jí)芯片（SoC）設(shè)計(jì)構(gòu)成了持續(xù)挑戰(zhàn)。”
這種在擴(kuò)展性能的同時(shí)最小化功耗的推動(dòng)，正迫使電源傳輸模型發(fā)生重大變革。這不再僅僅是降低電阻的問題，而是涉及對電感行為、熱梯度以及不同膨脹系數(shù)材料之間的耦合進(jìn)行建模。早期預(yù)測電壓降、電流瓶頸和熱熱點(diǎn)現(xiàn)在至關(guān)重要，并且必須在實(shí)際布局和集成約束的背景下進(jìn)行。
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