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深入剖析Hynix最新72L 3D NAND

2018-06-12 10:26:35 eettaiwan
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拆解分析機(jī)構(gòu)TechInsights的分析師探索了第四代3D快閃存儲器芯片──海力士(SK Hynix)的256-Gbit 72層TLC NAND,指該芯片具備市場上最高閘極堆疊的產(chǎn)品。

在SK Hynix的72層(72L) TLC NAND快閃存儲器中,所謂的P-BiCS (Pipe-shaped Bit Cost Scalable)單元,是利用管線式(pipe)閘極連結(jié)每一個(gè)NAND字串(NAND string );從其布局可見,該芯片包含4個(gè)平面(plane)以及雙面字元線開關(guān)/解碼器(two-sided wordline switches/decoders)。

該存儲器陣列的效率約57%,是因?yàn)橄鄬^大的存儲器與其他周邊;而SK Hynix的36L與48L產(chǎn)品存儲器陣列效率則分別為67.5%與64.0%。此趨勢顯示SK Hynix應(yīng)該會為下一代芯片開發(fā)尺寸更小巧的設(shè)計(jì)。

三星(Samsung)以及東芝/WD (Toshiba/Western Digital)的64L 3D TLC NANS裸晶,有超過65%的存儲器陣列效率;不過以上的存儲器芯片尺寸以及功能則都差不多。

各家64L與72L 3D NAND快閃存儲器單元陣列效率比較
(來源:TechInsights)

SK Hynix 72L NAND快閃存儲器的位元密度為3.55 Gbits/mm 2,高于Samsung/WD之64L芯片;而美光/英特爾(Micron/Intel)的64L 3D NAND芯片是4種解決方案中位元密度最高的,主要是因?yàn)椴捎妹麨镃uA (CMOS under the array)的獨(dú)特磚式(title)布局。

64L與72L 3D NAND存儲器芯片位元密度比較
(來源:TechInsights)

在3D NAND存儲器單元架構(gòu)方面,SK Hynix芯片堆疊了總共82個(gè)閘極,包括選擇器(selector)與虛設(shè)字元線(dummy wordlines,DWL);我們知道有72個(gè)閘極是用于主動字元線單元,而最上方的三個(gè)閘極則是用于源極與汲極的選擇器閘極(selector gates,SG),剩余的7個(gè)閘極應(yīng)該是用于DWL以及隔離閘極(isolation gates)。

在各家廠商的64L NAND元件中我們看到:

  • Samsung采用了總數(shù)71個(gè)閘極,其中有3個(gè)用于SG,4個(gè)用于DWL;

  • Toshiba/WD產(chǎn)品的閘極總數(shù)為73個(gè),其中7個(gè)用于SG,2個(gè)用于DWL;

  • Micron/Intel產(chǎn)品的閘極總數(shù)為76個(gè),其中2個(gè)用于SG,7個(gè)用于DWL。

垂直單元效率計(jì)算方法,是主動字元線的數(shù)量除以垂直堆疊閘極的總數(shù);其結(jié)果就是該3D NAND存儲器單元架構(gòu)的流程效率。SK Hynix 72L產(chǎn)品的垂直單元效率為87.8%,Toshiba/WD的64L BiCS產(chǎn)品也是一樣;Samsung的64L產(chǎn)品效率則為90.1%,而Micron/Intel的64L產(chǎn)品效率則為84.2%,如下圖所示。

64L與72L 3D NAND存儲器產(chǎn)品的垂直單元效率
(來源:TechInsights)

SK Hynix先前的36L與48L產(chǎn)品是采用單步驟蝕刻制程來制作分別為43個(gè)與55個(gè)閘極總數(shù)的通道電洞(channel holes);新一代的72L存儲器單元?jiǎng)t是采用兩步驟蝕刻制程來制作通到電洞。在管線閘極上,較低的42個(gè)閘極以及較上方的40個(gè)閘極,分別是以兩個(gè)不同的蝕刻步驟形成。而狹縫(slits)與子狹縫(sub-slits)則是以單步驟蝕刻形成,制程整合程序如下:

  1. 管線閘極鑄模成形(下方部位)

  2. 通道蝕刻(下方部位)

  3. 犧牲層填入電洞;

  4. 鑄模成形(上方部位);

  5. 通道蝕刻(上方部位);

  6. 犧牲層移除;

  7. 通道成形。

Micron/Intel的64L產(chǎn)品采用雙堆疊NAND字串架構(gòu),在上部與下部堆疊之間有一個(gè)平板(plate);而SK Hynix的72L產(chǎn)品則是采用兩步驟蝕刻制程,而非雙堆疊NAND字串,工程師必須要嚴(yán)密控制制程步驟,以避免上下部位的通道電洞未對齊;該電洞的尺寸在256 Gbit 72L產(chǎn)品約只有10納米。

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