Cadence 試產FinFET制程14nm測試晶片
2012-11-26 20:19:15 本站原創Cadence近日宣布，運用IBM FinFET制程技術所設計的 ARM Cortex-M0 處理器14nm測試晶片已投入試產。成功投產14nmSOI FinFET 技術歸功于三家廠商攜手建立的生態體系，在以 FinFET 為基礎的 14nm設計流程中，克服從設計到制造的各種新挑戰。
14nm生態系統與晶片是ARM、Cadence與IBM合作在14nm以上的先進制程開發系統晶片(SoCs)之多年期協議的重大里程碑。運用FinFET技術的14nm設計SoC實現了大幅減少耗電的承諾。
“這個晶片代表著先進制程技術的重大里程碑，這是三家公司的專家們通力協作的成果。”Cadence益華電腦晶片實現事業群資深副總裁徐季平表示：“FinFET設計為設計社群提供了重大的優勢，但也需要先進晶圓廠、IP與EDA技術的支持，以克服可觀的挑戰。Cadence、IBM與ARM通力合作克服了這些挑戰，也為各種生產設計而發展出能夠支援14nmFinFET開發的生態系統。”
這個晶片之所以開發，是為了要驗證14nm設計專屬基礎IP的建構基塊。除了ARM處理器、SRAM記憶體區塊之外，還包含了其他區塊，為以FinFET為基礎的ARM Artisan實體IP的基礎IP開發工作提供不可或缺的特性資料。
每當SoC往更小的面積進行設計時，就會帶來新的挑戰，這些挑戰需要SoC設計產業鏈中的領導廠商通力合作，一起來解決?！?a href="http://www.xebio.com.cn/cpu_soc" target="_blank" class="keylink">ARM副總裁暨實體IP事業部總經理Dipesh Patel表示：“在14nm的設計上，多數的挑戰來自于FinFET技術，而我們與Cadence和IBM的合作就是專注于實現14nmFinFET技術在設計與經濟成本上的可行性，克服這些挑戰?！?/p>
ARM設計工程師們運用建立在IBM的絕緣層上覆矽(silicon-on-insulator，SOI)技術之上的14nmFinFET技術的ARM Cortex-M0處理器，提供最佳的效能/功耗組合。采用周延的14nm雙重曝光與FinFET支援方法，搭配使用Cadence技術的工程人員來設計FinFET 3D電晶體晶片。
“這次14nm測試晶片試產是我們在SOI上運用內建的電介質隔離功能，而在FinFET取得的重大進展?！盜BM半導體研發中心副總裁Gary Patton表示：“事實上，Cadence與ARM在設計解決方案上協同作業，將這個以IBM的FinFET技術為基礎的測試晶片投入試產。我們仍將繼續合作，在14nm以上兌現全空乏型(fully depleted) SOI FinFET裝置的卓越功耗、效能與變異性控制的承諾?！?/p>
為了成功，工程師們必須要有14nm與FinFET規則臺(rule decks)以及更佳的時序分析的支援。這個晶片是運用Cadence Encounter Digital Implementation (EDI)系統而設計實現的，具備運用Cadence Virtuoso工具而設計的ARM 8-track 14nmFinFET標準單元庫。EDI系統提供按照以FinFET為基礎的14nmDRC規則執行設計實現所需的先進數位功能，并納入全新GigaOpt最佳化技術，享受FinFET技術所提供的功耗與效能優勢。此外，這個解決方案也運用通過生產驗正的雙重曝光更正設計實現功能。Encounter Power System、Encounter Timing System與Cadence QRC Extraction提供支援14nmFinFET結構的14nm時序與電源signoff功能。
