FPGA“獨孤求敗”？ 架構創新與工藝提升并行
2013-07-29 21:14:40 本站原創走在工藝領先前列的FPGA有些“獨孤求敗”的感覺：集成度的大幅躍升，功能模塊如DSP、收發器的更上臺階，通過集成ARM核來拓展未曾染指的嵌入式市場，加快替代ASIC/ASSP之勢不減，似乎已經“笑傲江湖”。但此FPGA終究非彼FPGA，仍存在難以逾越的“關卡”如功耗、器件利用率等。如今，賽靈思宣布在20nm工藝節點發布第一個ASIC級可編程架構UltraScale，以前FPGA對ASIC的侵襲之勢不減，這次為何“化干戈為玉帛”走向融合?
ASIC級勢在必行
大量總線布置以及系統功耗管理方面的挑戰與日俱增，要從根本上提高通信、時鐘、關鍵路徑以及互聯性能。
隨著需要極高數據速率的400G OTN、LTE/LTE-A、4K2K和8K視頻處理以及數字陣列雷達等新生代系統的不斷涌現，FPGA中大量總線布置以及系統功耗管理方面的挑戰與日俱增，單靠FPGA的傳統“做法”已然心力不逮。
賽靈思全球高級副總裁湯立人說，解決上述挑戰并非僅是改善單個器件性能或增加模塊數量這么簡單，而是要從根本上提高通信、時鐘、關鍵路徑以及互聯性能，才可滿足高性能應用如海量數據流和智能數據包、DSP和圖像處理等方面的要求，這需要架構和工藝的雙重創新來應對。而借助ASIC源于“他山之石可以攻玉”的想法，賽靈思最新開發的UltraScale架構實現了在完全可編程架構中應用尖端的ASIC技術，從而讓產品在功耗等性能方面拉近和ASIC產品的距離，而這是此前FPGA產品進入原有ASIC市場的最大障礙。
借助于臺積電的20nm工藝，也讓賽靈思的FPGA架構創新有了“立錐之地”。湯立人提到，最新開發的UltraScale架構能從20nm平面FET結構擴展至16nm鰭式FET晶體管技術甚至更高的技術，同時還能從單芯片擴展到3D IC。“當客戶采用UltraScale架構的FPGA，并通過Vivado設計套件進行協同優化后，其產品將比對手提前一年實現1.5倍至2倍的系統級性能和可編程集成，將進一步加快替代ASIC/ASSP。” 湯立人指出。
基于UltraScale架構的產品首先推出的是Artix和Virtex系列，與之配合的Vivado設計套件早期試用版也已推出，同時UltraScale架構也將用于下一代的Zynq系列并將擴展到16nm工藝的產品。
優化方案破解瓶頸
在布線、時鐘歪斜、關鍵路徑和功耗方面，采用各種優化手段，實現ASIC級的FPGA。
將ASIC融合到FPGA中并不是輕而易舉的事，要創建邏輯、運行驗證、設計分區等，賽靈思通過各種優化手段來“各個擊破”。
在布線方面，湯立人透露，雖然在28nm工藝下FPGA產品可達到數十萬甚至上百萬的邏輯單元，但因為普遍存在的數據擁塞等問題，實際的器件利用率只能達到70%~80%。在最新的UltraScale架構中，賽靈思采用了一種更智能的布線方式，引入類似高速公路設計中的快速通道理念，通過對整體邏輯單元的更合理布局形成一些快速通道，減少了對很多作為中間布線通道的邏輯單元的浪費，從而讓更多的邏輯單元能夠發揮更重要的系統功能的作用。“經這種布線優化后，器件利用率可達到90%，且不降低性能或增加系統時延。”湯立人指出。
而時鐘歪斜問題在系統需要512位到2048位寬度的總線時越發凸顯。而UltraScale架構采用類似ASIC時鐘功能，幾乎可將時鐘布置到芯片的任何地方，不但消除了放置方面的眾多限制，還能夠在系統設計中實現大量獨立的高性能低歪斜時鐘資源，使系統級時鐘歪斜大幅降低達50%，而這正是新一代應用的關鍵要求之一。
在關鍵路徑方面，賽靈思的UltraScale架構更是“大費周章”，在優化方面所做的工作包括：大幅增強DSP處理，即增加DSP單元;提供高速存儲器級互聯，從而消除DSP和包處理中的瓶頸問題，即互聯性，也避免使用更多片上布線或邏輯資源;將高強度I/O功能做硬化IP處理，基于現有I/O功能相對完善不需要占用編程資源，這樣的做法可以降低時延同時釋放邏輯和布線資源。
在業界廣受關注的功耗方面，賽靈思也做足功課。湯立人表示，賽靈思采用20nm工藝的產品較上一代的產品靜態功耗將降低35%，動態功耗也大大降低。而單純工藝節點的降低達不到這么顯著的效果，賽靈思通過一系列電源管理功能的優化才得以實現。
工藝與架構創新并進
FPGA單純靠工藝進步提升性能已是“過去時”，現在是工藝提升和架構創新“齊頭并進”的時代。
賽靈思的ASIC級FPGA成為彰顯其20nm工藝創新的“點晴”之筆，FPGA另一巨頭Altera也在這一道路上深耕，最新開發的基于英特爾14nm三柵極工藝的第10代FPGA Stratix 10就是一集大成之作。
Altera公司產品營銷資深總監Patrick Dorsey介紹說，Stratix 10的性能提升歸功于工藝選擇和器件架構兩大因素。Stratix 10集成超過400萬個邏輯單元，如此高密度的集成正是因為使用了英特爾的14nm制程技術。除英特爾14nm三柵極工藝外，Stratix 10和SoC還采用了增強體系結構，其內核的工作頻率能夠從當前28nm FPGA的500MHz提高到1GHz，并且其還集成了第三代硬核處理器，是業界首款采用硬核處理器的FPGA，此前均為軟核。
不同于Stratix 10的是Altera的中端器件Arria 10，它采用臺積電的20nm工藝，Altera聲稱其將“重塑”中端系列FPGA。而其秘訣就是通過針對TSMC 20 nm工藝優化的增強體系結構，其性能比上一代高端產品Stratix V快15%，而且比上一代中端器件Arria V的功耗降低40%，I/O帶寬高出4倍。“相比前代產品，Arria 10啟動時客戶的設計承諾金要高出5倍，Arria 10的早期試用客戶有1000多家，其中200多家來自亞洲。” Patrick Dorsey強調說，“Altera通過最新的制程以及架構的優化，在新一代產品上實現了性能大幅提升。”
看來，FPGA單純靠工藝進步提升性能已是“過去時”，現在是工藝提升和架構創新“齊頭并進”的時代，對FPGA廠商的考驗也將持續。
EETOP 官方微信
創芯大講堂 在線教育
半導體創芯網 快訊
相關文章
