面向未來十年“All Programmable”器件 賽靈思發布Vivado 設計套件
2012-04-25 11:18:19 本站原創4 月 25 日，全球可編程平臺領導廠商賽靈思公司公開發布以 IP及系統為中心的新一代顛覆性設計環境 Vivado 設計套件，致力于在未來十年加速“All Programmable”器件的設計生產力。Vivado不僅能加速可編程邏輯和 IO 的設計速度，而且還可提高可編程系統的集成度和實現速度，讓器件能夠集成 3D堆疊硅片互聯技術、ARM 處理系統、模擬混合信號 (AMS) 和大部分IP 核。Vivado 設計套件突破了可編程系統集成度和實現速度兩方面的重大瓶頸，將設計生產力提高到同類競爭開發環境的4 倍。
賽靈思公司平臺開發高級副總裁 Victor Peng 表示：“為了響應客戶對提升生產力、縮短產品上市時間，以及超越可編程邏輯，實現可編程系統集成等要求，賽靈思工程師從 2008 年開始付諸行動，并在過去12個月里攜手 100 多家客戶和聯盟計劃成員進行了初始測試（其中包括采用基于堆疊硅片互聯技術（SSIT）的 Virtex-7 FPGA實現超大容量和帶寬的客戶），從而打造出了 Vivado 工具這一巔峰之作。”
Vivado 設計環境
Vivado設計套件包括高度集成的設計環境和新一代系統到 IC 級別的工具，這些均建立在共享的可擴展數據模型和通用調試環境基礎上。這也是一個基于 AMBA AXI4 互聯規范、IP-XACT IP 封裝元數據、工具命令語言 (TCL)、Synopsys 系統約束 (SDC) 等有助于根據客戶需求量身定制設計流程并符合業界標準的開放式環境。賽靈思構建的 Vivado 工具將各類可編程技術結合在一起，可擴展實現多達 1 億個等效 ASIC 門的設計。
為了解決集成的瓶頸問題，Vivado IDE 采用了用于快速綜合和驗證 C 語言算法 IP 的 ESL 設計、實現重用的標準算法和RTL IP封裝技術、標準IP 封裝和各類系統構建塊的系統集成、可將仿真速度提高 3 倍的模塊和系統驗證功能，以及可將性能提升百倍以上的硬件協同仿真功能。
為了解決實現的瓶頸，Vivado 工具采用層次化器件編輯器和布局規劃器、速度提升 了3 至 15 倍且為 SystemVerilog 提供業界領先支持的邏輯綜合工具、速度提升 了4 倍且確定性更高的布局布線引擎、以及通過分析技術可最小化時序、線長、路由擁堵等多個變量的“成本”函數。此外，增量式流程能讓工程變更通知單 (ECO) 的任何修改只需對設計的一小部分進行重新實現就能快速處理，同時確保性能不受影響。最后，Vivado 工具通過利用最新共享的可擴展數據模型，能夠估算設計流程各個階段的功耗、時序和占用面積，從而達到預先分析，進而優化自動化時鐘門等集成功能。
博通公司歐洲硬件開發工程經理 Paul Rolfe 指出：“Vivado 設計套件與Virtex-7 2000T FPGA的組合改變了可編程邏輯產業發展的模式。Vivado 使博通無需進行任何手動布局規劃或分區工作，就能夠設計出業界最大容量的 FPGA。賽靈思在芯片和軟件雙方面的創新讓我們印象深刻。”
供貨情況
Vivado 設計套件 2012.1 版本現已作為早期試用計劃的一部分推出。客戶可聯系所在地的賽靈思代表。今夏早些時候將公開發布 2012.2 版本，今年晚些時候還將推出 WebPACK。目前采用 ISE 設計套件版本的客戶將免費獲得最新 Vivado 設計套件版本和IDS。賽靈思將繼續為針對 7 系列及早期產品設計的客戶提供 ISE 設計套件支持。
關于賽靈思
賽靈思致力于開發All Programmable的技術和器件，超越了硬件進入軟件，超越了數字進入模擬，超越了單芯片進入了3D堆疊芯片。這些行業領先的器件與其新一代設計環境和IP相結合，可以滿足從可編程邏輯到可編程系統集成領域更廣泛的客戶需求。
