美光：多核CPU給DRAM帶來麻煩 力推堆疊式芯片
2013-12-02 18:13:24 本站原創多核心CPU令人厭惡。DRAM的運行遭遇帶寬難題。隨著CPU性能的不斷提升，新的問題在于將有更多計算核心嘗試訪問服務器內存，而帶寬將進一步吃緊。解決方案之一在于將DRAM在邏輯層之上按層堆疊，從而使所構成的混合內存立方體(簡稱HMC)擁有更高的訪問速度——美光如今已經實現了這一構想。
美光選擇本屆丹佛超級計算大會作為舞臺，向全世界隆重公布了其專為千萬億次超級計算機所開發的HMC芯片。其它目標應用還包括數據包處理、數據包緩沖或存儲以及處理器加速——總之任何在內存帶寬限制方面受到束縛的應用都能從中獲得提升。
在這次展會上，富士通展示了一塊來自搭載HMC芯片的未來超級計算機原型機的電路板。美光也參與其中，并著力創建一套生態系統、旨在吸引更多廠商關注并使用HMC芯片。
一塊DRAM芯片結合了訪問流程所必需的內存與邏輯功能。如果大家將DRAM芯片層彼此堆疊，那么邏輯電路也將出現重復。HMC給出的方案是將邏輯電路從各芯片當中去除，轉而使用一個位于芯片底部的基礎邏輯層，從而為HMC當中每一個DRAM層提供相應功能。
HMC的方案展示：利用硅通孔作為貫穿各層的通道。
美光的HMC方案當中擁有四到八個內存層。該公司在一篇博文中表示：“每個內存層都擁有數百萬個處于定義組(倉庫)中的內存單元，并配備復雜的支持邏輯(倉庫控制器)、旨在全方位控制內存單元并提供面向內部通交叉交換機制的接口……HMC擁有16套彼此獨立運作的倉庫體系，目的在于讓每個體系實現穩定的10GB/s(即80Gb/s)真實內存帶寬。邏輯層還支持外部接口、交叉交換、內存調度器、內置自測試(簡稱BIST)、邊帶信道以及眾多可靠性、可用性及可服務性(簡稱RAS)功能。”
邏輯層通過貫穿整套結構的通道實現與各DRAM層的連通或者對話，也就是所謂硅通孔(簡稱TSV)機制。這給制造工藝設計師帶來了不少難題，因為用于連接底層與三層之間的硅通孔長度與用于連接底層與四層之間的硅通孔長度幾乎沒什么差別。控制制造精度成了產品成功的必要前提，因為一旦連通的層數出現偏差、整個多層模板就會徹底報廢，由此帶來的損失要遠高于單層DRAM晶圓。
這些硅通孔技術必須完美地與自身經過的DRAM層相絕緣——這又是另一個制造層面的難題。
第三點：DRAM層在硅通孔貫穿位置不能存在內存單元。而層數越多，我們所需要的硅通孔數量也越多，這就讓芯片層設計師的工作變得愈發復雜。
其實所謂“立方體”只是一種夸張的形容;真正的邏輯與內存層其實很薄、并不能構成立方結構。
HMC擁有高速CPU連接，而硅通孔則使訪問進行“大規模并行”時代。正如美光在一份16頁的演示說明中所表述：
HMC設備中的DRAM非常獨特，其設計目的在于支持十六個獨立的自支持倉庫。每套倉庫提供10Gb/s穩定內存帶寬，因此立方體的整體帶寬可達到160GB/s。在每套倉庫當中，各DRAM層都擁有兩個儲庫，相當于2GB設備中總計包含128個儲庫、4GB設備中總計包含256個儲庫。這給系統性能帶來了巨大影響——與以鎖步方式運行儲庫的常規內存相比，新方案擁有更低的查詢延遲以及更出色的數據響應可用性。
美光公司還表示，其HCM的160GB/s帶寬相當于DDR2模塊的15倍，功耗則比現有技術低出達70%。它所占據的空間也比RDIMM低出約九成。
目前HMC聯盟共有八位主要開發成員，它們分別是：Altera、ARM、IBM、SK海力士、美光、Open-Silicon、三星以及Xilinix。HMC 1.0規格目前已經制定并正式公布，且擁有超過一百家企業計劃采用這套方案。
這些企業能夠利用HMC作為“近內存”，即將其安裝在處理器附近;或者作為“遠內存”，即使用向外擴展HMC模塊以實現更高的能源效率。
美光目前已經開始對其2GB HMC芯片進行取樣;4GB芯片則將于明年年初開始取樣;2GB與4GB HMC設備的批量生產將于明年年末正式開始。
