Cadence設計工具通過臺積電16nm FinFET制程認證
2013-06-06 20:20:55 本站原創益華電腦(Cadence Design Systems)宣布，該公司的系統芯片開發工具已經通過臺積電(TSMC) 16納米 FinFET 制程的設計參考手冊(design rule manual，DRM)第0.1版與 SPICE 模型工具認證。在早期階段就達成工具認證里程碑，意味著先進制程客戶能夠著手開發設計，并駕馭新一代行動平臺所需的低功耗與高效能優勢。
工具認證扮演16納米FinFET技術專屬設計基礎架構的基石角色。通過認證的Cadence工具包括：Spectre、Liberate、Virtuoso、 Encounter Digital Implementation (EDI) System、Encounter Timing System、Virtuoso Power System、Encounter Power System、Physical Verification System 以及QRC Extraction。還有幾項Cadence設計IP產品可供客戶在這個先進制程測試芯片。
此外，臺積電已經認證立即可以投入生產的Cadence益華電腦20納米制程專屬設計流程。客戶現在可以享用Cadence益華電腦流程為先進制程所提供的速度、功耗與面積優勢。
整個工具鏈已經透過ARM Cortex-A9處理器的設計通過了20納米認證，而且是第一個臺積電20SoC制程技術專屬的整合式工具認證。Cadence益華電腦提供工具包括Virtuoso、EDI System、Encounter Timing System、Encounter Power System、Virtuoso Power System、Physical Verification System與QRC Extraction。
“盡可能在解決方案開發的最早階段進行垂直協作，就是實現協同最佳化解決方案的關鍵。”Cadence益華電腦芯片實現事業群研發資深副總裁徐季平表示：“臺積公司通過16納米FinFET與20納米設計的Cadence工具認證，就是雙方承諾聯手協助彼此客戶確保成功的最佳背書。”
“我們透過臺積公司Open Innovation Platform 協作模式，盡早達成了DRM & SPICE認證，讓訊號設計團隊能夠滿懷信心地運用這些Cadence益華電腦工具，盡快開發高效能、低功耗16納米FinFET設計。”臺積電設計基礎架構行銷事業部資深協理Suk Lee表示：“Cadence益華電腦工具的20納米認證意味著，他們已經做好萬全準備，能夠克服以臺積公司20納米制程為目標之設計的獨一無二挑戰。”
日前發表ARM與Cadence合作實現臺積公司16nm FinFET 制程上業界第一個Cortex-A57 64位處理器相互輝映，這也是同樣運用Cadence益華電腦技術所開發的。
