Mentor Catapult HLS 助力Chips&Media 將深度學(xué)習(xí)硬件加速器 IP 交付時(shí)間縮短一半
2019-02-18 16:04:37 Mentor
Mentor®, a Siemens business 今日宣布 Chips&Media™ 已成功部署 Mentor Catapult™ HLS 平臺(tái)，將使用深度神經(jīng)網(wǎng)絡(luò) (DNN) 算法設(shè)計(jì)和驗(yàn)證其 c.WAVE 計(jì)算機(jī)視覺 IP 的實(shí)時(shí)對(duì)象檢測(cè)。Chips&Media 是一家面向片上系統(tǒng) (SoC) 設(shè)計(jì)高性能、高質(zhì)量視頻 IP 的領(lǐng)先供應(yīng)商，其產(chǎn)品廣泛應(yīng)用于汽車、監(jiān)控和消費(fèi)電子領(lǐng)域。
Chips&Media 需要通過減少功能驗(yàn)證時(shí)間、時(shí)序收斂、自定義和最終優(yōu)化來(lái)大幅提高生產(chǎn)力，把更多時(shí)間用于機(jī)器算法和架構(gòu)的研發(fā)上，從而為客戶快速提供差異化的機(jī)器學(xué)習(xí) IP。為實(shí)現(xiàn)這些目標(biāo)，他們棄用了傳統(tǒng)的手工編碼寄存器傳輸級(jí) (RTL) 流程，轉(zhuǎn)而采用 Catapult HLS 平臺(tái)，以使用 C 語(yǔ)言編寫算法和驗(yàn)證平臺(tái)。與同一項(xiàng)目中使用 RTL 流程的團(tuán)隊(duì)相比，HLS 設(shè)計(jì)和驗(yàn)證團(tuán)隊(duì)將項(xiàng)目時(shí)間縮短了一半。
“要應(yīng)對(duì)以推理為目標(biāo)的設(shè)備帶來(lái)的加速挑戰(zhàn)，我們認(rèn)為關(guān)鍵在于使用深度神經(jīng)網(wǎng)絡(luò)建立一個(gè)專注于功耗、性能和面積 (PPA) 并高度優(yōu)化的硬件架構(gòu)，”Chips&Media 首席技術(shù)官 Mickey Jeon 表示。“HLS 使我們能夠極其高效地完成這項(xiàng)工作。我們的項(xiàng)目取得了突出的成績(jī)，我們計(jì)劃在接下來(lái)的項(xiàng)目中部署應(yīng)用 Catapult 的 HLS 流程。”
基于 DNN 的計(jì)算機(jī)視覺處理的特征，就是乘法/加法/累加的重復(fù)計(jì)算，同時(shí)通過神經(jīng)網(wǎng)絡(luò)層進(jìn)行大量數(shù)據(jù)遷移。DNN 是在 Caffe 或TensorFlow™ 等框架上開發(fā)的，然后在 C 模型中捕獲其算法。Chips&Media 將此算法 C 模型改進(jìn)為可綜合的 C 代碼，并使用 Catapult HLS平臺(tái)快速探索各種架構(gòu)并綜合到 RTL 中，以找到此類設(shè)計(jì)的最佳解決方案。
“根據(jù)我們的觀察，在市場(chǎng)快速變化的多個(gè)應(yīng)用領(lǐng)域，采用 Catapult HLS 是提高生產(chǎn)力來(lái)獲得成功的唯一途徑，”Mentor 數(shù)字設(shè)計(jì)和實(shí)施解決方案總經(jīng)理 Badru Agarwala 表示。“我們一直與 Chips&Media 密切合作，以確保他們平穩(wěn)過渡到 HLS。該平臺(tái)可以讓他們專注于算法/架構(gòu)設(shè)計(jì)，而不是底層實(shí)現(xiàn)和調(diào)試等細(xì)節(jié)，從而更快地把想法變成產(chǎn)品，然后推向市場(chǎng)。”
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