“Mentor Graphics 與 TSMC 一直以來都攜手合作，以確認在先進技術(shù)上的挑戰(zhàn)并予以解決，”Mentor Graphics 公司 Design to Silicon 事業(yè)部副總裁兼總經(jīng)理 Joseph Sawicki 說道，“雙方的合作有助于我們共同的客戶準時推出符合規(guī)格的設(shè)計并為全球市場提供更具競爭力的產(chǎn)品。”
“我們與 Mentor Graphics 保持長期合作關(guān)系，為一代又一代的工藝提供創(chuàng)新性解決方案，”TSMC 設(shè)計基礎(chǔ)架構(gòu)營銷部高級總監(jiān) Suk Lee 說道，“TSMC 與 Mentor Graphics 針對10nm FinFET 技術(shù)的合作有助于雙方客戶充分利用此突破性 3D 晶體管技術(shù)的功率、性能和密度優(yōu)勢。”
Analog FastSPICE (AFS™) 平臺（包括 AFS Mega）多種類型的參考電路已通過 TSMC 10nm FinFET 工藝技術(shù)SPICE 模擬工具認證方案，而器件級別的認證正在進行中。Analog FastSPICE 平臺為大規(guī)模納米等級模擬、RF、混合信號、內(nèi)存和全定制數(shù)字電路提供了快速而準確的電路驗證。對于嵌入式 SRAM 和其他基于陣列的電路，AFS Mega 可提供精確的模擬結(jié)果。
Mentor Graphics 和 TSMC 同時還攜手在 Olympus-SoC 布局和布線平臺上支持10nm 全著色設(shè)計方法。Olympus-SoC 改進其功能，以支持 10nm 平面規(guī)劃、布局和布線要求包括多尺寸最小布局單元和跨行約束感知標準單元配置(multi-site and cross-row constraints-aware placement)、通孔1的預(yù)著色布線(pre-colored routing for via1)、著色感知最小面積規(guī)則和增量化設(shè)計規(guī)則(color-aware min area rules, and incremental design rules)，同時還能兼顧到工藝的變異情況。
