Cadence EDI助Avago 28nm網絡芯片設計性能提升57%
2013-02-18 20:36:30 本站原創日前，Cadence設計系統公司宣布模擬界面元件領先供應商Avago Technologies使用Cadence Encounter Digital Implementation(EDI)系統在其大型28納米網絡芯片設計中，大幅度加快了設計進度，提高了工程效率。Avago實現了1GHz的性能，比之前所用軟件設計的芯片提高了57%。此外，通過更快的時序閉合和更少設計迭代，全芯片實現的總時間也大大改進。Cadence目前正在與Avago合作開發其下一款高速網絡芯片——一個1.5億門級的設計。
“通過與Cadence合作，我們提高了28納米設計的效率，”Avago的ASIC產品部門副總裁兼總經理Frank Ostojic說，“EDI系統的最新GigaOpt技術可幫助改善運行時間，這對于我們大型設計的上市時間非常重要?！?/p>
EDI系統提供了一種有效的方法優化高性能、千兆級設計的功耗、性能和面積。此外，EDI系統中內嵌的“設計內”簽收功能可確保實現期間的時序與功耗計算與簽收引擎最后生成的計算結果之間的相關性，減少實現與簽收階段之間的迭代次數，為設計團隊提高效率。
GigaOpt 技術是今年初EDI系統剛剛推出的一種獨特的技術，綜合了物理感知型綜合技術與物理優化，實現更快的時序閉合與更好的相關結果。這是一種功能強大的優化技術，在尖端的高性能處理器中應用多線程處理。在Avago最新的28納米設計中，GigaOpt的“route-driven”優化技術會在流程中較早階段就考慮到布線層的因素，能夠極大改進時序優化的最終結果。
“Avago 面臨著巨大的挑戰，要迅速將極其復雜的設計打入市場，同時又要保持其高指標，確保做出高質量的芯片，”Cadence硅實現部門研發高級副總裁Chi- Ping Hsu博士說，“EDI系統有GigaOpt引擎等多種先進技術，能夠幫助Avago達成其大型項目的功耗、性能與面積要求。”
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