Cadence Allegro 16.6 實現效率與實用性提升
2012-10-25 19:58:31 本站原創Cadence 設計系統公司日前宣布其Allegro 16.6 Package Designer與系統級封裝(SiP)布局解決方案支持低端IC封裝要求，滿足新一代智能手機、平板電腦、超薄筆記本電腦的需要。Allegro 16.6 Package Designer 與 Cadence SiP Layout的新功能包括芯片置入腔體的支持，一種能提高效率的全新鍵合線應用模式，以及一種晶圓級芯片封裝(WLCSP)功能，為IC封裝設計提供業界最全面的設計與分析解決方案。
“高端與新一代IC封裝設計的要求越來越高，這驅使著我們使用創新的設計工具與技術才能滿足客戶的需要，”Amkor的產品管理部門副總裁Choon Heung Lee說，“根據我們對Allegro Package Designer和Cadence SiP Layout的測試，我們希望Cadence的IC封裝設計解決方案可以幫助我們解決高級封裝設計日益嚴峻的挑戰。”
Cadence已經有能力通過Allegro工具，解決與小型/輕薄型消費電子產品IC封裝有關的挑戰。Allegro 16.6解決方案支持一種新的數據格式，支持腔體，實現功能改進，比如DRC與3D查看，支持芯片放置在腔體內。全新直觀的鍵合線應用模式可通過專注于特定的焊線工藝提升產能。Cadence Allegro套件可實現高效率的WLCSP流程，可讀寫更簡練的GDSII數據。全新的高級封裝布線器基于Sigrity™技術，可大大加快封裝的底層互聯實現。最后，封裝評估、模型提取、信號與功率完整性分析，也是基于Sigrity技術，都已經被集成到Allegro 16.6解決方案。這使得IC封裝設計中需要確認及簽署的分析結果更加容易和快捷。
“小型/輕薄型消費電子產品的設計挑戰繼續推動著Cadence頂尖封裝設計工具的發展，”Cadence PCB與IC封裝產品營銷部主管Keith Felton說，“除了提供具有物理設計角度的IC封裝解決方案，Allegro如今也允許客戶分析和檢驗電子產品的高性能、低功耗設備。這些改進減少了設計時間，加快了上市速度。”
Cadence Allegro的全新改良可實現具有更高可預測性和有效率的設計周期。此外，Allegro協同設計流程的改良可增強合作，芯片與PCB設計團隊都能提高系統級的表現，降低總體系統成本。
